摘要為了滿足現(xiàn)代電子領(lǐng)域?qū)τ诖笕萘?、高速度存?chǔ)介質(zhì)的需要，DDRSDRAM存儲(chǔ)介質(zhì)需要更完善的接口控制模塊和更便利的使用方式。本論文所構(gòu)建的模塊系統(tǒng)是一種行之有效的使用手段，已應(yīng)用于中興北研所多個(gè)傳輸類項(xiàng)目之中。本文首先介紹了選題背景、國內(nèi)外研究現(xiàn)狀和論文的主要工作，接著對(duì)DDRSDRAM存儲(chǔ)設(shè)備的原理和發(fā)展過程進(jìn)行簡介，并介紹了DDRSDRAM的接口時(shí)序，分析了其在系統(tǒng)中的位置、功能和作用，在此基礎(chǔ)上提出了設(shè)計(jì)方案規(guī)劃。之后著重?cái)⑹隽嘶赟TRATIXIIGX系列FPGA的DDR2接口的FIFO工程設(shè)計(jì)，對(duì)于主控核心單元、數(shù)據(jù)輸入單元和數(shù)據(jù)緩存單元進(jìn)行了單獨(dú)的模塊化分析，并且對(duì)主要模塊進(jìn)行了功能仿真，歸納問題。接著通過使用CHIPSCOPE軟件平臺(tái)進(jìn)行在線調(diào)試，分析問題并提出相關(guān)關(guān)鍵技術(shù)問題及解決方法。通過本系統(tǒng)模塊的開發(fā)和調(diào)試，實(shí)現(xiàn)了一種FIFO特性的存儲(chǔ)介質(zhì)接口裝置，便捷了對(duì)復(fù)雜時(shí)序接口的大容量、高速存儲(chǔ)介質(zhì)的應(yīng)用。關(guān)鍵詞DDRSDRAM，F(xiàn)PGA，F(xiàn)IFOABSTRACTINORDERTOMEETTHEREQUIREMENTOFHIGHCAPACITYANDHIGHSPEEDSTORAGEMEDIUMINELECTRONICS，DDRSDRAMHASBEENUSEDMOREANDMORE，ANDITNEEDSBETTERINTERFACEANDMORECONVENIENTWAYTOUSEINTHISPAPER,BUILDINGAMODULARSYSTEMISANEFFECTIVEWAYITHASBEENUSEDINSOMEPROJECTSOFZTEBEIJINGCORPORATIONTHISARTICLEFIRSTINTRODUCESTHEBACKGROUNDOFTHETOPICS，INCLUDINGDOMESTICANDFOREIGNRELATEDRESEARCH，THENINTRODUCE喜THEPRINCIPLEANDTHEDEVELOPMENTPROCESSOFDDRSDRAMANDINTERFACE，ANDANALYZESITSPOSITIONANDFUNCTIONINTHESYSTEMTHENARTICLEINTRODUCESTHEIMPLEMENTATIONOFFIFOCHARACTERBASEDONSTRATIXIIGXFPGA，ANDANALYZESTHEMAINUNIT，DATAENTRYANDDATACACHEUNITTHROUGHTHESOFTWAREPLATFORMCHIPSCOPE，ONLINEDEBUGGINGWORKSFORANALYZINGPROBLEMSANDSUMMARIZINGSOMETECHNOLOGYISSUESANDSOLUTIONSTHROUGHTHEDEVELOPMENTANDDEBUGGINGOFTHISSYSTEM，IREALIZEATRANSMISSIONCHARACTERWITHFIFOFEATURE，ANDMAKEACONVENIENTINTERFACETOTHECOMPLEXITYOFTHETIMINGOFHIGHCAPACITY，HIGHSPEEDSTORAGEMEDIUMAPPLICATIONSKEYWORDSDDRSDRAM，F(xiàn)PGA，F(xiàn)IFO西安電子科技大學(xué)學(xué)位論文獨(dú)創(chuàng)性或創(chuàng)新性聲明秉承學(xué)校嚴(yán)謹(jǐn)?shù)膶W(xué)風(fēng)和優(yōu)良的科學(xué)道德，本人聲明所呈交的論文是我個(gè)人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作及取得的研究成果。盡我所知，除了文中特別加以標(biāo)注和致謝中所羅列的內(nèi)容以外，論文中不包含其他人已經(jīng)發(fā)表或撰寫過的研究成果；也不包含為獲得西安電子科技大學(xué)或其它教育機(jī)構(gòu)的學(xué)位或證書而使用過的材料。與我一同工作的同志對(duì)本研究所做的任何貢獻(xiàn)均已在論文中做了明確的說明并表示了謝意。申請(qǐng)學(xué)位論文與資料若有不實(shí)之處，本人承擔(dān)一切的法律責(zé)任。本人簽名二查L日期立韭事業(yè)西安電子科技大學(xué)關(guān)于論文使用授權(quán)的說明本人完全了解西安電子科技大學(xué)有關(guān)保留和使用學(xué)位論文的規(guī)定，即研究生在校攻讀學(xué)位期I司論文工作的知識(shí)產(chǎn)權(quán)單位屬西安電子科技大學(xué)。學(xué)校有權(quán)保留送交論文的復(fù)印件，允許查閱和借閱論文；學(xué)?？梢怨颊撐牡娜炕虿糠謨?nèi)容，可以允許采用影印、縮印或其它復(fù)制手段保存論文。同時(shí)本人保證，畢業(yè)后結(jié)合學(xué)位論文研究課題再撰寫的文章一律署名單位為西安電子科技大學(xué)。保密的論文在解密后遵守此規(guī)定本學(xué)位論文屬于保密，在一年解密后適用本授權(quán)書。本人簽名查匿2導(dǎo)師虢珥日期211全日期絲爭憶第一章緒論第一章緒論11選題背景如今，在計(jì)算機(jī)、通訊、信息處理及其它電子領(lǐng)域內(nèi)，對(duì)高速大容量的存儲(chǔ)介質(zhì)需求是越來越大。在這種勢(shì)頭下，近年來DDR、DDR2、DDR3以及QDR等高速大容量存儲(chǔ)介質(zhì)迅速發(fā)展。目前，中興通訊北京研究所的業(yè)務(wù)類單板已經(jīng)普遍采用FPGA作為業(yè)務(wù)處理的核心器件，而且隨著處理業(yè)務(wù)越來越復(fù)雜，高速度、大容量的DDRSDRAM系列存儲(chǔ)器也成為許多單板的必選【L】。DDRSDRAM即雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器，他的優(yōu)點(diǎn)是存儲(chǔ)容量大、成本低、接口成熟，而且并行突發(fā)訪問時(shí)，可以達(dá)到較高的訪問速率。隨著支持時(shí)鐘頻率的升高，依次有DDR、DDR2、DDR3，三個(gè)標(biāo)準(zhǔn)，接口時(shí)序基本一致，電氣特性相差比較大。然而，這類存儲(chǔ)介質(zhì)的應(yīng)用受到一些因素的限制，目前業(yè)界對(duì)信號(hào)的處理方式普遍還是采用時(shí)鐘單邊沿觸發(fā)，而這類存儲(chǔ)介質(zhì)為了提高數(shù)據(jù)傳送，一般都采用時(shí)鐘雙沿觸發(fā)的方式。其次，這類存儲(chǔ)介質(zhì)接口時(shí)序復(fù)雜，數(shù)據(jù)傳送時(shí)不可避免的會(huì)浪費(fèi)一些時(shí)鐘周期。即使采用廠商提供的IPCORE，在與FPGA內(nèi)部邏輯接口互連時(shí)一般也不能實(shí)現(xiàn)直接對(duì)接。為此，需要設(shè)計(jì)一種FIFO特性的存儲(chǔ)介質(zhì)接口方法和裝置。從而可充分利用現(xiàn)有的技術(shù)解決方案對(duì)上述問題進(jìn)行處理，通過引入本裝置，實(shí)現(xiàn)存儲(chǔ)介質(zhì)具有FIFO特性的接口。這種具有FIFO特性的黑盒接口的優(yōu)勢(shì)在于以下幾點(diǎn)1接口信號(hào)非常簡單，和FIFO接121類似。從而提高了操作性能，減少了管理成本。2支持多通道系統(tǒng)，靈活提供用戶所需的多通道信息交流。本課題來源于中興通訊公司傳輸事業(yè)部M800項(xiàng)目組，目的在于開發(fā)一種FIFO傳輸特性的存儲(chǔ)介質(zhì)接口方法，實(shí)現(xiàn)業(yè)務(wù)信息交流的更加便捷與快速。12國內(nèi)外研究現(xiàn)狀在目前需求量最大的計(jì)算機(jī)領(lǐng)域，AMDOPTERO處理器內(nèi)核實(shí)際上集成了單通道128BITS的DDR內(nèi)存控制單元，ATHLON64處理器內(nèi)核集成了單通道64BITSDDR內(nèi)存控制單元。OPTER內(nèi)核當(dāng)中的內(nèi)存總線位寬實(shí)際上是144一BITS，其2DDR及DDR2接口的FIFO設(shè)計(jì)中128BITS用來進(jìn)行數(shù)據(jù)傳輸，16BITS用來進(jìn)行DDR333狀態(tài)下的ECC錯(cuò)誤校驗(yàn)。AMD一度將這種單通道128BITS的內(nèi)存總線架構(gòu)稱之為“雙通道”，AMD的意思是這種內(nèi)存帶寬在53GBS的單通道128BITS的內(nèi)存總線架構(gòu)，等效于2條ATHLON64單通道64BITS帶寬在267GBS的內(nèi)存總線架構(gòu)【21。AMD未來用于移動(dòng)平臺(tái)的TURION64處理器將內(nèi)建DDR2內(nèi)存控制器，以進(jìn)一步提升整體性能，同時(shí)還會(huì)有雙核和VT技術(shù)，而稍微低端一點(diǎn)的MOBILEATHLON64也將會(huì)內(nèi)建DDR2內(nèi)存控制器，但不會(huì)有雙核心的版本，而未來最低端的MOBILESEMPRON也將內(nèi)建DDR2內(nèi)存控制器，同時(shí)支持64BIT處理能力，這將大幅提升下一代AMD移動(dòng)平臺(tái)的內(nèi)存帶寬和整體性能。在嵌入式系統(tǒng)領(lǐng)域，ALTER與NORTHWESTLOGIC宣布為ALTER的高密度STRATIXII與STRATIXIIGXFPGA，提供經(jīng)過硬件驗(yàn)證的667MBPSDDR2SDRAM接口，這個(gè)接口結(jié)合了ALTER的自動(dòng)校準(zhǔn)DDR2PHY與NORTHWESTLOGIC的全功能DDR2SDRAM控制器核心，在最高的內(nèi)存?zhèn)鬏斄繒r(shí)，可大幅地簡化DDR2SDRAM的接口設(shè)計(jì)。ALTER的DDR2PHY已經(jīng)過最佳化，以便在處理、電壓與溫度變動(dòng)過程中提供卓越的性能，它可支持完整的技術(shù)文件、軟件與工具、IP核心、展示版、特性描述報(bào)告與仿真模型等組合，都可用于協(xié)助設(shè)計(jì)師成功地進(jìn)行ALTERAFPGA到DDR2SDRAM的接口設(shè)計(jì)。ALTERA的自動(dòng)校準(zhǔn)DDR2PHY現(xiàn)在已可透過初期客戶合作計(jì)劃來供應(yīng)，客戶可以聯(lián)系他的業(yè)務(wù)代表來參與這個(gè)計(jì)劃。NORTHWESTLOGIC的DDR2SDRAM控制器核心是高效能、易于使用的內(nèi)存控制器核心產(chǎn)品系列的一部分，能夠支持DDR2、DDR、可攜式DDR、SDR、可攜式SDRSDRAM，以及可減少延遲的DRAMIIRLDRAMII內(nèi)存，DDR2SDRAM控制器核心可透過使用請(qǐng)求重新排序、記憶庫管理與預(yù)看100KAHEAD處理，來提供高總線效率。NORTHWESTLOGIC也提供錯(cuò)誤校正碼ERRORCORRECTIONCODE，ECC、讀取修改寫入READMODIFYWRITE，以及多埠前端MULTIPORTFRONTEND附加模塊，以進(jìn)一步地簡化使用者的設(shè)計(jì)工作。IP核心支持最高的內(nèi)存頻率速率，只需要最少的邏輯閘數(shù)，并搭配完整的文件與驗(yàn)證套裝【3】。中興通訊開發(fā)的傳輸設(shè)備是針對(duì)城域網(wǎng)、金融網(wǎng)、政府網(wǎng)和軍網(wǎng)、企業(yè)網(wǎng)等市場(chǎng)需求而開發(fā)的產(chǎn)品，可向用戶提供更加安全、可控、可管理的高性能傳輸解決方案【41。中興北京研究所的業(yè)務(wù)傳輸類單板的核心器件是FPGA，為了處理復(fù)雜高速的業(yè)務(wù)信息，需要使用大容量，高速度的DDR存儲(chǔ)器件，為此，需要設(shè)計(jì)適合于業(yè)務(wù)類單板的具有FIFO特性的DDR系列接口模塊【5】O第一章緒論313本論文主要研究工作本人首先根據(jù)實(shí)際的項(xiàng)目需求，分析了在已有的硬件環(huán)境上開發(fā)FIFO特性DDR接口模塊的可行性，提出了功能設(shè)計(jì)要求和設(shè)計(jì)方案，實(shí)現(xiàn)了接口開發(fā)和仿真調(diào)試。并且在新建項(xiàng)目的硬件環(huán)境下開發(fā)了FIFO特性的IJDR2接口控制模塊。131本文的主要研究工作在開發(fā)接口控制模塊的過程中，首先需要了解DDR存儲(chǔ)器件的原理以及在設(shè)備中的位置和作用，然后需要分析業(yè)務(wù)功能需求和自身開發(fā)的硬件結(jié)構(gòu)，確立需要設(shè)計(jì)開發(fā)的功能，最后根據(jù)實(shí)際需求進(jìn)行開發(fā)。本文所做的主要工作1、進(jìn)行接口模塊的需求和功能分析。2、研究DDR存儲(chǔ)介質(zhì)以及相關(guān)IPCORE原理。3、根據(jù)實(shí)際需要，對(duì)接口模塊實(shí)現(xiàn)功能進(jìn)行了硬件抽象層的描述，并給出了設(shè)計(jì)和實(shí)現(xiàn)的解決方案。4、對(duì)功能模塊進(jìn)行編碼驅(qū)動(dòng)開發(fā)。5、對(duì)功能模塊進(jìn)行仿真，調(diào)試。6、分析和解決關(guān)鍵技術(shù)問題。132本文的組織結(jié)構(gòu)本文的組織結(jié)構(gòu)如下第一章根據(jù)中興通訊傳輸產(chǎn)品對(duì)DDRSDRAM器件的需求現(xiàn)狀，介紹選題背景、國內(nèi)外研究現(xiàn)狀和論文的主要工作。第二章首先對(duì)DDRSDRAM存儲(chǔ)設(shè)備的原理和發(fā)展過程進(jìn)行簡介。然后介紹了DDRSDRAM的接口描述，對(duì)其在系統(tǒng)中的位置、功能和作用進(jìn)行了分析，提出了設(shè)計(jì)中的功能要點(diǎn)。并在此基礎(chǔ)上提出了系統(tǒng)的設(shè)計(jì)規(guī)劃。第三章對(duì)基于STRATIXIIGX系列FPGA的DDR2接口的FIFO設(shè)計(jì)提出具體實(shí)施方案，對(duì)于主控核心單元、數(shù)據(jù)輸入單元和數(shù)據(jù)緩存單元進(jìn)行了單獨(dú)的模塊化分析和實(shí)現(xiàn)方案，并且對(duì)主要模塊進(jìn)行了功能仿真，歸納問題。第四章通過使用CHIPSCOPE軟件平臺(tái)進(jìn)行在線調(diào)試，分析問題并提出相關(guān)關(guān)鍵技術(shù)問題及解決方法。第五章全文總結(jié)以及工作展望。第二章DDRSDRGL原理以及系統(tǒng)設(shè)計(jì)方案5第二章DDRSDRAM原理以及系統(tǒng)設(shè)計(jì)方案21DDRSD刪的發(fā)展過程211內(nèi)存體系結(jié)構(gòu)發(fā)展歷程作為PC不可缺少的重要核心部件內(nèi)存，它伴隨著DIY硬件走過了多年歷程。從286時(shí)代的30PINSIMM內(nèi)存、486時(shí)代的72PINSIMM內(nèi)存，到PENTIUM時(shí)代的EDODRAM內(nèi)存、PII時(shí)代的SDRAM內(nèi)存，到P4時(shí)代的DDR內(nèi)存和目前9X5平臺(tái)的DDR2內(nèi)存。內(nèi)存從規(guī)格、技術(shù)、總線帶寬等不斷更新?lián)Q代。不過我們有理由相信，內(nèi)存的更新?lián)Q代可謂萬變不離其宗，其目的在于提高內(nèi)存的帶寬，以滿足CPU不斷攀升的帶寬要求、避免成為高速CPU運(yùn)算的瓶頸。在80286主板發(fā)布之前，內(nèi)存并沒有被世人所重視，這個(gè)時(shí)候的內(nèi)存是直接固化在主板上，而且容量只有64“256KB，對(duì)于當(dāng)時(shí)PC所運(yùn)行的工作程序來說，這種內(nèi)存的性能以及容量足以滿足當(dāng)時(shí)軟件程序的處理需要。不過隨著軟件程序和新一代80286硬件平臺(tái)的出現(xiàn)，程序和硬件對(duì)內(nèi)存性能提出了更高要求，為了提高速度并擴(kuò)大容量，內(nèi)存必須以獨(dú)立的封裝形式出現(xiàn)，因而誕生了我們所提到的“內(nèi)存條”概念。在80286主板剛推出的時(shí)候，內(nèi)存條采用了SIMMSINGLEIN1INEMEMORYMODULES，單邊接觸內(nèi)存模組接EL，容量為30PIN、256KB，必須是由8片數(shù)據(jù)位和1片校驗(yàn)位組成1個(gè)BANK，正因如此，我們見到的30PINSIMM一般是四條一起使用。自1982年P(guān)C進(jìn)入民用市場(chǎng)一直到現(xiàn)在，搭配80286處理器的30PINSIMM內(nèi)存是內(nèi)存領(lǐng)域的開山鼻祖。自INTELCELERON系列以及AMDK6處理器以及相關(guān)的主板芯片組推出后，EDODRAM內(nèi)存性能再也無法滿足需要了，內(nèi)存技術(shù)必須徹底得到個(gè)革新才能滿足新一代CPU架構(gòu)的需求，此時(shí)內(nèi)存開始進(jìn)入比較經(jīng)典的SDRAM時(shí)代【6J。第一代SDRAM內(nèi)存為PC66規(guī)范，但很快由于INTEL和AMD的頻率之爭將CPU外頻提升到了100MHZ，所以PC66內(nèi)存很快就被PCI00內(nèi)存取代，接著133MHZ外頻的PIII以及K7時(shí)代的來臨，PCI33規(guī)范也以相同的方式進(jìn)一步提升SDRAM的整體性能，帶寬提高到1GBSEE以上。由于SDRAM的帶寬為64BIT，正好對(duì)應(yīng)CPU的64BIT數(shù)據(jù)總線寬度，因此它只需要一條內(nèi)存便可工作，便捷性進(jìn)一步提高。在性能方面，由于其輸入輸出信號(hào)保持與系統(tǒng)外頻同步，因此速度明顯超越EDO內(nèi)存。不可否認(rèn)的是，SDRAM內(nèi)存由早期的66MHZ，到后來的100MHZ、133MHZ，6DDR及DDR2接口的FIFO設(shè)計(jì)盡管沒能徹底解決內(nèi)存帶寬的瓶頸問題，但此時(shí)CPU超頻已經(jīng)成為DIY用戶永恒的話題，所以不少用戶將品牌好的PCI00品牌內(nèi)存超頻到133MHZ使用以獲得CPU超頻成功，值得一提的是，為了方便一些超頻用戶需求，市場(chǎng)上出現(xiàn)了一些PCI50、PCI66規(guī)范的內(nèi)存。DDR是一種繼SDRAM后產(chǎn)生的內(nèi)存技術(shù)，DDR，英文原意為“DOUBLEDATARATE，顧名思義，就是雙數(shù)據(jù)傳輸模式。之所以稱其為“雙”，也就意味著有“單”，我們?nèi)粘Ｋ褂玫腟DRAM都是“單數(shù)據(jù)傳輸模式”。DDRSDRAM最早是由三星公司于1996年提出，由日本電氣、三菱、富士通、東芝、日立、德州儀器、三星及現(xiàn)代等八家公司協(xié)議訂立的內(nèi)存規(guī)格，并得到了AMD、VIA與SIS等主要芯片組廠商的支持。這種內(nèi)存的特性是在一個(gè)內(nèi)存時(shí)鐘周期中，在一個(gè)方波上升沿時(shí)進(jìn)行一次操作讀或?qū)?，而DDR則引用了一種新的設(shè)計(jì)，其在一個(gè)內(nèi)存時(shí)鐘周期中，在方波上升沿時(shí)進(jìn)行一次操作，在方波的下降沿時(shí)也做一次操作，之所以在一個(gè)時(shí)鐘周期中，DDR則可以完成SDRAM兩個(gè)周期才能完成的任務(wù)，所以理論上同速率的DDR內(nèi)存與SDR內(nèi)存相比，性能要超出一倍，可以簡單理解為100MHZDDR200MHZSDR。SDRAM在一個(gè)時(shí)鐘周期內(nèi)只傳輸一次數(shù)據(jù)，它是在時(shí)鐘的上升期進(jìn)行數(shù)據(jù)傳輸；而DDR內(nèi)存則是一個(gè)時(shí)鐘周期內(nèi)傳輸兩次次數(shù)據(jù)，它能夠在時(shí)鐘的上升期和下降期各傳輸一次數(shù)據(jù)，因此稱為雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。DDR內(nèi)存可以在與SDRAM相同的總線頻率下達(dá)到更高的數(shù)據(jù)傳輸率。與SDRAM相比DDR運(yùn)用了更先進(jìn)的同步電路，使指定地址、數(shù)據(jù)的輸送和輸出主要步驟既獨(dú)立執(zhí)行，又保持與CPU完全同步；DDR使用了DLLDELAYLOCKEDLOOP，延時(shí)鎖定回路提供一個(gè)數(shù)據(jù)濾波信號(hào)技術(shù)，當(dāng)數(shù)據(jù)有效時(shí)，存儲(chǔ)控制器可使用這個(gè)數(shù)據(jù)濾波信號(hào)來精確定位數(shù)據(jù)，每16次輸出一次，并重新同步來自不同存儲(chǔ)器模塊的數(shù)據(jù)。DDL本質(zhì)上不需要提高時(shí)鐘頻率就能加倍提高SDRAM的速度，它允許在時(shí)鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，因而其速度是標(biāo)準(zhǔn)SDRA的兩倍。從外形體積上DDR與SDRAM相比差別并不大，他們具有同樣的尺寸和同樣的針腳距離。但DDR為184針腳，比SDRAM多出了16個(gè)針腳，主要包含了新的控制、時(shí)鐘、電源和接地等信號(hào)。DDR內(nèi)存采用的是支持25V電壓的SSTL2標(biāo)準(zhǔn)，而不是SDRAM使用的33V電壓的LVTTL標(biāo)準(zhǔn)【71。212DDRSDRAM的體系結(jié)構(gòu)隨著支持時(shí)鐘頻率的升高，依次有DDR、DDR2、DDR3，三個(gè)標(biāo)準(zhǔn)，接口時(shí)序基本一致，電氣特性相差比較大。第二章DDRSDRAM原理以及系統(tǒng)設(shè)計(jì)方案7DDR內(nèi)存采用184線結(jié)構(gòu)，DDR內(nèi)存不向后兼容SDRAM，要求專為DDR設(shè)計(jì)的主板與系統(tǒng)。DDR2內(nèi)存將是現(xiàn)有DDRL內(nèi)存的換代產(chǎn)品，它們的工作時(shí)鐘預(yù)計(jì)將為400MHZ或更高包括現(xiàn)代在內(nèi)的多家內(nèi)存商表示不會(huì)推出DDR2400的內(nèi)存產(chǎn)品。從JEDEC組織者闡述的DDR2標(biāo)準(zhǔn)來看，針對(duì)PC等市場(chǎng)的DDRII內(nèi)存將擁有400、533、667MHZ等不同的時(shí)鐘頻率。高端的DDR2內(nèi)存將擁有800、1000MHZ兩種頻率。DDR2內(nèi)存將采用200、220、240針腳的FBGA封裝形式。最初的DDR2內(nèi)存將采用013微米的生產(chǎn)工藝，內(nèi)存顆粒的電壓為18V，容量密度為512MB。DDK2將采用和DDRL內(nèi)存一樣的指令，但是新技術(shù)將使DDR2內(nèi)存擁有4到8路脈沖的寬度。DDR2將融入CAS、OCD、ODT等新性能指標(biāo)和中斷指令。DDR2標(biāo)準(zhǔn)還提供了4位、8位512MB內(nèi)存1KB的尋址設(shè)置，以及16位512MB內(nèi)存2KB的尋址設(shè)置。DDR2內(nèi)存標(biāo)準(zhǔn)還包括了4位預(yù)取數(shù)PREFETCHOF4BITS性能，DDRL技術(shù)的預(yù)取數(shù)位只有2位。DDR3的市場(chǎng)導(dǎo)入時(shí)間預(yù)計(jì)為2006年，最高數(shù)據(jù)傳輸速度標(biāo)準(zhǔn)將達(dá)到1600MBPS。不過，就具體的設(shè)計(jì)來看，DDR3與DDR2的基礎(chǔ)架構(gòu)并沒有本質(zhì)的不同。從某種角度講，DDR3是為了解決DDR2發(fā)展所面臨的限制而催生的產(chǎn)物。由于DDR2的數(shù)據(jù)傳輸頻率發(fā)展到800MHZ時(shí)，其內(nèi)核工作頻率已經(jīng)達(dá)到200MHZ，因此再向上提升較為困難，這就需要采用新的技術(shù)來保證速度的可持續(xù)發(fā)展性。另一方面，也是由于速度提高的緣故，內(nèi)存的地址命令與控制總線需要有全新的拓樸結(jié)構(gòu)，而且業(yè)界也要求內(nèi)存要具有更低的能耗，所以，DDR3要滿足的需求就是更高的外部數(shù)據(jù)傳輸率；更先進(jìn)的地址命令與控制總線的拓樸架構(gòu)；在保證性能的同時(shí)將能耗進(jìn)一步降低【8】。221DDRSDRAM概述22DDRSDRAM的原理DDRSDRAM是一種采用雙沿觸發(fā)結(jié)構(gòu)的SDRAM，雙沿觸發(fā)結(jié)構(gòu)本質(zhì)上是一種2N預(yù)取結(jié)構(gòu)，在輸入輸出管腳上，每個(gè)時(shí)鐘周期傳輸兩個(gè)字節(jié)。對(duì)于一次DDRSDRAM訪問操作讀操作、寫操作，在芯片內(nèi)部，一個(gè)時(shí)鐘周期執(zhí)行一次位寬為2N的數(shù)據(jù)傳輸；在DDRSDRAM的管腳上，每半個(gè)時(shí)鐘周期執(zhí)行一次N位寬的數(shù)據(jù)傳輸。因此，DDRSDRAM的總線帶寬為工作頻率數(shù)據(jù)總線寬度2。DDR及DDR2接口的FIFO設(shè)計(jì)DDRSDRAM具有如下特點(diǎn)【9】1采用雙沿觸發(fā)結(jié)構(gòu)，每個(gè)時(shí)鐘周期傳輸兩個(gè)數(shù)據(jù)；2相向數(shù)據(jù)觸發(fā)信號(hào)DQS與數(shù)據(jù)一起傳輸，用于接收側(cè)鎖存數(shù)據(jù)；3讀操作時(shí)，DQS與數(shù)據(jù)邊沿對(duì)齊，寫操作時(shí)，DQS與數(shù)據(jù)中心對(duì)齊；4差分時(shí)鐘CK、CK撐輸入；5DLL將DQ和DQS的跳變與CK的調(diào)變對(duì)齊；6在時(shí)鐘CK的上升沿接收命令字，數(shù)據(jù)和數(shù)據(jù)屏蔽位的接收，參考DQS的上升沿和下降沿；7內(nèi)部分為4個(gè)BANK8寫操作時(shí)，支持寫數(shù)據(jù)屏蔽功能；9突發(fā)程度可設(shè)，支持的突發(fā)長度為2，4，810CAS延遲為2或者25，DDR400的CAS延遲還可設(shè)為3；11每次突發(fā)操作支持AUTOPRECHARGE功能；12支持AUTOREFRESH和SELFREFRESH兩種刷新模式；222DDR接口管腳說明DDR接口管腳如表21所示表21DDR芯片接口表有效位寬名稱方向說明電BID平時(shí)鐘信號(hào)，CK、CK是差分時(shí)鐘輸入，所有的時(shí)地址和控制輸入信號(hào)都在CK的上升沿和CKCK，CK撐輸入L鐘下降沿的交叉處被鎖存；輸山數(shù)據(jù)以CK和CK的交義口為參考數(shù)據(jù)雙沿輸出。CKE時(shí)鐘使能CKE為“高”，使能內(nèi)部時(shí)鐘信號(hào)、CKEO輸入緩存、輸出驅(qū)動(dòng)CKE為“低”，DRAM進(jìn)CKEL行PRECHARGE、POWERDOWN、SELFREFRESH、ACTIVEPO、砸RDOWN操作。對(duì)輸入高L于POWERDOWN進(jìn)入和退出操作；SELFREFRESH進(jìn)入操作，CKE是同步信號(hào)對(duì)于退出SELFREFRESH操作，CKE是異步信號(hào)。在讀寫操作的過程中，CKE必須一直保持為高。第二章DDRSDRAM原理以及系統(tǒng)設(shè)計(jì)方案9CS撐片選信號(hào)。當(dāng)CS為高時(shí)，所有的命令都是無CS0撐輸入低1效的。CSL撐RAS群，CAS撐命令信號(hào)輸入，RAS、CAS、WE和CS撐一起輸入低WE拌確定輸入的命令。DM輸入數(shù)據(jù)屏蔽位。在寫操作過程中，當(dāng)DM為LDM高時(shí)，輸入數(shù)據(jù)將會(huì)被屏蔽。DM在DQS的雙UDM輸入沿進(jìn)行采樣。對(duì)16BIT位寬芯片，LDM對(duì)應(yīng)DQ0DQ7；UDM對(duì)應(yīng)DQ8一DQL5。在讀操作過程中，DM可以為高、低或者懸空狀態(tài)。BA0，BALBANK地址輸入，BA0和BAL確定對(duì)哪個(gè)BANK總輸入2執(zhí)行ACTE、I汪AD、W剛TE、PRECHARGE線操作A0A13地址輸入。為ACTIVE命令，提供行地址；為讀寫命令提供列地址和AUTOPRECHARGE位。A10只在PRECHARGE命令時(shí)被采樣，當(dāng)A10總為“低”時(shí)，對(duì)一個(gè)BANK進(jìn)行PRECHARGE操作；輸入14線當(dāng)A10為“高”時(shí)，對(duì)所有BANK進(jìn)行PRECHARGE操作。如果只對(duì)一個(gè)BANK進(jìn)行PRECHARGE操作，則BA0，BAL確定進(jìn)行操作的BANK。DQ總數(shù)據(jù)總線雙向線DQS數(shù)據(jù)總線觸發(fā)，讀操作時(shí)，DQS為輸出，寫操LDQS作時(shí)，DQS為輸入。讀操作時(shí)，DQS與數(shù)據(jù)數(shù)雙向UDQS據(jù)邊沿對(duì)齊；寫操作時(shí)，DQS與寫入數(shù)據(jù)中心對(duì)齊。NC無連接管腳VDDQDQ工作電壓VSSQDQ上作地VDD供電電壓，VSS地VI也F輸SSTL2參考電壓入10DDR及DDR2接口的FIFO設(shè)計(jì)223DDR上電初始化過程DDRSDRAM使用前需要初始化。其流程圖如圖21所示圖21DDRSDRAM初始化流程圖在供電電壓、參考電壓、工作時(shí)鐘穩(wěn)定之后，DDRSDRAM必須等待200US才能執(zhí)行各種操作。等待200US之后，CKE必須為高，DDRSDRAM需要執(zhí)行DESELECT或者NOP操作，執(zhí)行完NOP操作后，DDRSDRAM執(zhí)行PRECHARGEALL操作。擴(kuò)展模式寄存器設(shè)置主要是使能DLL；模式寄存器設(shè)置主要是復(fù)位DLL，設(shè)置DDRSDRAM工作參數(shù)，在復(fù)位DLL之后，需要等待200個(gè)時(shí)鐘周期，才能執(zhí)行PRECHARGEALL命令。進(jìn)行完上述操作之后，DDRSDRAM的所有BANK處于空閑態(tài)IDLE。處于空閑態(tài)后，DDRSDRAM必須執(zhí)行兩次AUTOPRECHARGE操作，然后，設(shè)置模式寄存器，關(guān)閉DLL復(fù)位功能，執(zhí)行完上述操作之后，DDRSDRAM已經(jīng)可以進(jìn)行讀寫等正常操作【L例。第二章DDRSDRAM原理以及系統(tǒng)設(shè)計(jì)方案224DDR狀態(tài)控制圖DDRSDRAM控制器簡化狀態(tài)轉(zhuǎn)換圖如圖22所示。圖22DDRSDRAM控制器簡化狀態(tài)轉(zhuǎn)換圖【II】PREALLPRECH【ARGEALLBANKSCKELENTERPOWERDOWNMRSMODEREGISTERSETCKEHEXITPOWERDOWNEMRSEXTENDEDMODEREGISTERSETACTACTIVEREFSENTERSELFREFRESHNIEAW“TEWITHAUTOPRECHARGEREFSXEXITSELFREFRENSHREADAREADWITHAUTOPRECHARGE12DDR及DDR2接口的FIFO設(shè)計(jì)231接口模塊需求23接口模塊開發(fā)方案目前我們應(yīng)用中，F(xiàn)PGA內(nèi)部通常緩存數(shù)據(jù)時(shí)，都是通過FIFO實(shí)現(xiàn)。對(duì)于有，多個(gè)通道接入的單板，可能同時(shí)需要多個(gè)并行FIFO緩存數(shù)據(jù)，而這些FIFO對(duì)應(yīng)的存儲(chǔ)器則是外部的DDRSDRAM。功能如下【12】1實(shí)現(xiàn)與DDR2IPCORE用戶接口的對(duì)接時(shí)序2實(shí)現(xiàn)與邏輯的FIFO接口3最多支持將DDR2存儲(chǔ)器劃分為8個(gè)獨(dú)立的存儲(chǔ)空間，實(shí)現(xiàn)8個(gè)獨(dú)立的FIFO4DDR2讀寫效率高于75即有效的數(shù)據(jù)吞吐量達(dá)到時(shí)鐘頻率的15倍232接口模塊設(shè)計(jì)規(guī)劃本系統(tǒng)提供了一種實(shí)現(xiàn)無時(shí)隙數(shù)據(jù)傳輸?shù)拇鎯?chǔ)介質(zhì)接口設(shè)計(jì)方法及其裝置，通過把這類存儲(chǔ)介質(zhì)接口時(shí)序映射為FIFO接口時(shí)序，實(shí)現(xiàn)了無時(shí)隙的數(shù)據(jù)交流傳輸。為解決功能要求，系統(tǒng)提供了如下的解決方法。該方法和裝置包括以下幾個(gè)部分?jǐn)?shù)據(jù)緩存單元，狀態(tài)監(jiān)控單元，核心控制單元，輸入數(shù)據(jù)組裝單元，輸出數(shù)據(jù)組裝單元，存儲(chǔ)介質(zhì)控制單元。系統(tǒng)框圖如圖23所示【13】一一一一一一J圖23系統(tǒng)框圖一第二章DDRSDRAM原理以及系統(tǒng)設(shè)計(jì)方案13數(shù)據(jù)緩存單元輸入的數(shù)據(jù)寬度及時(shí)鐘頻率可能與系統(tǒng)內(nèi)部不一致，需要用緩存單元進(jìn)行轉(zhuǎn)換。本單元對(duì)外接口主要包括輸入輸出的數(shù)據(jù)接口、使能控制接口以及數(shù)據(jù)緩存單元的狀態(tài)信號(hào)。狀態(tài)監(jiān)控單元通過采集數(shù)據(jù)緩存裝置的狀態(tài)，進(jìn)行處理并給核心控制單元發(fā)送相關(guān)信息。核心控制單元采集狀態(tài)信息，分別對(duì)數(shù)據(jù)輸入及輸出通道進(jìn)行操作，并與存儲(chǔ)介質(zhì)控制單元進(jìn)行信息交互。數(shù)據(jù)輸入通道采集數(shù)據(jù)緩存單元數(shù)據(jù)，并匹配成存儲(chǔ)介質(zhì)控制單元的接口時(shí)序。數(shù)據(jù)輸出通道接收存儲(chǔ)介質(zhì)控制單元數(shù)據(jù)，并匹配到數(shù)據(jù)緩存單元中。存儲(chǔ)介質(zhì)控制單元映射存儲(chǔ)介質(zhì)接口時(shí)序，并與核心模塊進(jìn)行信息交流，完成對(duì)存儲(chǔ)介質(zhì)的數(shù)據(jù)交互。233軟件實(shí)施方案圖24軟件流程圖14DDR及DDR2接口的FIFO設(shè)計(jì)由軟件流程圖24所示，上電復(fù)位之后，存儲(chǔ)介質(zhì)控制單元需要對(duì)存儲(chǔ)介質(zhì)進(jìn)行初始化操作，配置時(shí)鐘單元，然后等待初始化完成。在初始化完成后，狀態(tài)監(jiān)控單元查詢數(shù)據(jù)緩存單元狀態(tài)信息，并計(jì)算存儲(chǔ)介質(zhì)的狀態(tài)信息，當(dāng)滿足輸入或輸出的條件后將產(chǎn)生相應(yīng)狀態(tài)標(biāo)志。將狀態(tài)標(biāo)志傳送到核心控制單元。核心控制單元在接收到狀態(tài)監(jiān)控單元提供的狀態(tài)標(biāo)志后，會(huì)觸發(fā)相關(guān)操作。各單元在核心控制單元的控制下相互配合，與存儲(chǔ)介質(zhì)控制單元進(jìn)行信息交流，完成數(shù)據(jù)的輸入輸出，地址信號(hào)以及使能控制信號(hào)的匹配。存儲(chǔ)介質(zhì)控制單元需要把由其它單元傳送的信息轉(zhuǎn)換成存儲(chǔ)介質(zhì)能識(shí)別的接口時(shí)序。與存儲(chǔ)介質(zhì)進(jìn)行數(shù)據(jù)交互。第三章基于STRATIXIIGX系列FPGA的DDR2接口的FIFOT程設(shè)計(jì)15第三章基于STRATIXIIGX系列FPGA的DDR2接口的F硬O工程設(shè)計(jì)31系統(tǒng)概述311系統(tǒng)結(jié)構(gòu)系統(tǒng)設(shè)計(jì)要求主要包括四點(diǎn)1實(shí)現(xiàn)與DDR2IPCORE用戶接口的對(duì)接時(shí)序；2實(shí)現(xiàn)與邏輯的FIFO接口；3最多支持將DDR2存儲(chǔ)器劃分為8個(gè)獨(dú)立的存儲(chǔ)空間，實(shí)現(xiàn)8個(gè)獨(dú)立的FIFO；4DDR2讀寫效率高于75即有效的數(shù)據(jù)吞吐量達(dá)到時(shí)鐘頻率的15倍。為了達(dá)到設(shè)計(jì)要求，本設(shè)計(jì)實(shí)現(xiàn)了DDR用戶接口與多個(gè)FIFO接口之間的時(shí)序轉(zhuǎn)換，基本設(shè)計(jì)框圖如圖31所示。DDR2FIFO模塊主要由狀態(tài)控制模塊DDR2STATECTRL，地址產(chǎn)生模塊DDR2ADDRGEN，寫方向數(shù)據(jù)選擇控制WRDATASEL，讀方向數(shù)據(jù)選擇控制RDDATASEL等幾個(gè)模塊組成。圖31DDR2HFO接口實(shí)現(xiàn)框圖16DDR及DDR2接口的FIFO設(shè)計(jì)312ALTERADDR2IPCORE簡介ALTERA提供了DDR2接口的IPCOREDDR2SDRAMCONTROLLER，用以實(shí)現(xiàn)DDR數(shù)據(jù)采樣及內(nèi)存讀寫狀態(tài)控制。其接口時(shí)序如下圖32所剎14】DDRSDRAMINTERFACEDCI互圜匠亞塹蔓匠亞正塑虹D6恤卜卜FT|_請(qǐng)卜卜卜竹DDFA出F6ADDRCORMAND2；9”0】1JL2I0I2JOL；01；2|L；0IDDR怕SN_廠可I叫I；DDR_讎N1I廠IN|廠_1；廠_叫叫叫叫DDL_N丁_；廠_1I廠_TNLFIJL叫L一6DR6M_一_1廣1；ADLFL一III；LJUII岫H_H_口啪DDLDQS_NL禹F11I|NF圖32口CORE接口時(shí)序圖關(guān)于IPCORE的一些說明如下1生成DDR2SDRAMCONTROLLERIPCORE時(shí)，一些參數(shù)設(shè)置如表31所示表31IPCORE設(shè)置參數(shù)表15】名稱設(shè)置值說明DDR2接口時(shí)鐘頻率CLOCKSPEED200建議至少200MHZ，以提高數(shù)據(jù)的吞吐量。DATABUSWIDTH72數(shù)據(jù)位寬，根據(jù)具體硬件確定。FCA為72BIT是否使用專用的PLL輸出時(shí)鐘采樣數(shù)據(jù)，如果選USEDEDICATEDPLLFALSE擇此項(xiàng)，會(huì)多使用一個(gè)PLL。第三章基于STRATIXIIGX系列FPGA的DDR2接口的FIFO工程設(shè)計(jì)17LOCALINTERFACENATIVE選擇使用NATIVE模式ODTSERMG500HM使用片內(nèi)匹配電阻MEMORYDLLENABLETRUE使用DLL產(chǎn)生不同相位時(shí)鐘是否使用外部反饋時(shí)鐘校準(zhǔn)，要根據(jù)實(shí)際電路來USEFEEDBACKCLOCKFALSE確定。一般選FALSEUSETCONTROLLEDREFRESHFALSE由控制器來完成刷新操作，用戶不必手動(dòng)控制。2DDR2IPCORE接口信號(hào)，如表32所示表32DDR2IPCORE接口信號(hào)表位寬有效端口名稱方向含義BIT電平CLK輸入L時(shí)鐘系統(tǒng)時(shí)鐘L地址及命令寄存器同步時(shí)鐘，默認(rèn)使用ADDRCMDCLK輸入時(shí)鐘系統(tǒng)時(shí)鐘。3輸出到DDR2的時(shí)鐘正，位寬由實(shí)際原CLKTOSDRAM輸出時(shí)鐘理圖確定，SAU單板為3。3輸出到DRR2的時(shí)鐘負(fù)，位寬由實(shí)際原CLKTOSDRAMN輸出時(shí)鐘理圖確定，SAU單板為3DDR2_A120】輸出13DDR2地址位寬DDR2_BA10】輸出2DDR2列地址DDR2CASN輸出1低DDR2列片選DDR2CKE輸出LDDR2時(shí)鐘有效DDR2CSN輸出1低DDR2片選，SAU單板位寬為1DDR2_DM70】輸出8DDR2數(shù)據(jù)寫MASKDDR2_DQ710】雙向72DDR2接口數(shù)據(jù)DDR2_DQS80】雙向9DDR2接口數(shù)據(jù)鎖存DDR2ODT輸出LODT使能信號(hào)DDR2MSN輸出1低DDR2行片選DDR2WEN輸出1低DDR2寫有效信號(hào)DQS_DELAY_CTRL50】輸入6DQS延時(shí)控制信號(hào)DQSUPDATE輸入L控制DLL輸出DQS的延時(shí)更新18DDR及DDR2接口的FIFO設(shè)計(jì)LOCAL_ADDR230】輸入24用戶接口地址BANKRAWC011LOCAL_BE170】輸入18寫數(shù)據(jù)BYTE有效信號(hào)LOCALINITDONE輸出1初始化完成標(biāo)志LOCAL_RDATA1430】輸出144控制器的輸出數(shù)據(jù)LOCALRDATAVALID輸出1輸出數(shù)據(jù)有效信號(hào)1早期版本IPCORE讀數(shù)據(jù)有效信號(hào)，不使LOCALRDVALIDINN輸出低用LOCAL_READ_REQ輸入L讀請(qǐng)求LOCALREADY輸出1控制器可接受讀寫請(qǐng)求的標(biāo)志LOCALREFRESHACK輸出1表示控制器完成一次刷新操作LOCAL_SIZE10】輸入2突發(fā)讀寫長度，DDR2固定為2LOCAL_WDATA1430】輸入144給控制器的輸入數(shù)據(jù)L控制器寫數(shù)據(jù)請(qǐng)求標(biāo)志，要在下一周期LOCAL_WDATAREQ輸出給出數(shù)據(jù)。LOCAL_WFITEREQ輸入1寫請(qǐng)求RESETN輸入1低系統(tǒng)復(fù)位L將讀數(shù)據(jù)從DQS時(shí)鐘域同步到系統(tǒng)時(shí)RESYNCH_CLK輸入時(shí)鐘鐘域的同步時(shí)鐘。通常情況下，可以使用系統(tǒng)時(shí)鐘。STRATIXDLLCONTROL輸出1DLL的DQS延時(shí)刷新控制信號(hào)WRITECLK輸入1時(shí)鐘寫時(shí)鐘，與寫數(shù)據(jù)中心對(duì)齊。3PLL接口信號(hào)，如表33所示表33PLL接口信號(hào)表位寬有效端口名稱方向含義BIT電平1PLL輸入時(shí)鐘，實(shí)際頻率可能低于INCLK0輸入時(shí)鐘DDR接口時(shí)鐘和系統(tǒng)時(shí)鐘的頻率CO輸出1時(shí)鐘PLL輸出0度時(shí)鐘，系統(tǒng)時(shí)鐘C1輸出L時(shí)鐘PLL輸出270度時(shí)鐘，寫時(shí)鐘C2LPLL輸出用于讀同步的時(shí)鐘，若使用輸出時(shí)鐘則多一個(gè)全局時(shí)鐘，通常為0度即系統(tǒng)時(shí)鐘。第三章基于STRATIXIIGX系列FPGA的DDR2接口的FIFO工程設(shè)計(jì)19C31PLL輸出，專用的后同步碼時(shí)鐘。不輸出時(shí)鐘使用LOCKED輸出1高PLL鎖定指示4DLL接口信號(hào)，如表34所示表34DLL接口信號(hào)表位寬有效端口名稱方向含義BIO電平ADDNSUB輸入L接低RESET11輸入1低DLL復(fù)位LDLL輸入時(shí)鐘，應(yīng)該為布線延時(shí)反饋CLK輸入時(shí)鐘的時(shí)鐘或系統(tǒng)時(shí)鐘。DELAYCTRLOUT輸出6控制輸入DQS信號(hào)的延時(shí)DQSUPDATE輸出1DLL輸出DQS的延時(shí)更新STRATIXDLLCONT1輸出DLL輸出DQS的延時(shí)更新ROL0任SET輸入6使用IPCORE生成工具，設(shè)置需要的參數(shù)，即可生成上述三個(gè)子模塊。其中PLL模塊是用來產(chǎn)生模塊間需要的各種時(shí)鐘；DLL模塊是為了實(shí)現(xiàn)系統(tǒng)對(duì)DQS信號(hào)的延時(shí)；DDRSDRAMCONTROLLER模塊實(shí)現(xiàn)了系統(tǒng)與DDR芯片的信號(hào)時(shí)序轉(zhuǎn)換以及對(duì)DDR芯片的控制。通過把這三個(gè)子模塊封裝在一起，合成DDR2IPCORE模塊，從而能夠方便使用【16】。313狀態(tài)控制模塊DDR2STATECTFL本模塊主要實(shí)現(xiàn)與DDR2CORE之間的時(shí)序轉(zhuǎn)換，控制執(zhí)行讀或?qū)懖僮?，并產(chǎn)生通道選擇信號(hào)。1本模塊接口信號(hào)，如表35所示表35DDR2STATECTD模塊接口信號(hào)表位寬有效端口名稱方向含義BIT電平CLK輸入1時(shí)鐘DDR2CORE系統(tǒng)時(shí)鐘輸出20DDR及DDR2接口的FIFO設(shè)計(jì)RESET輸入1高全局異步復(fù)位信號(hào)1外部輸入，復(fù)位DDR2內(nèi)存及相關(guān)控DDRRESET輸入高制邏輯CHRESET輸入8通道復(fù)位CH_RESET_REQ輸出8通道復(fù)位響應(yīng)18寫數(shù)據(jù)BYTE有效信號(hào)，始終有效，LOCALBELL70】輸出置全“1”LOCAL_SIZE10】輸出2突發(fā)讀寫長度，DDR2固定為2LOCALINITDONE輸入1高初始化完成標(biāo)志LOCALREADY輸入L兩控制器可接受讀寫請(qǐng)求的標(biāo)志LOCAL_READ_REQ輸出L高讀請(qǐng)求LOCALWRITE_REQ輸出L高寫請(qǐng)求LOCALREFRESHACK輸入1表示控制器完成一次刷新操作寫請(qǐng)求提前一周期信號(hào)，用于寫地WRITEADDREN輸出L址產(chǎn)生1讀請(qǐng)求提前一周期信號(hào)，用于寫地READADDREN輸出址產(chǎn)生L控制器寫數(shù)據(jù)請(qǐng)求標(biāo)志，要在下一LOCAL_WDATA_REQ輸入高周期給出數(shù)據(jù)LOCALRDATAVALID輸入L控制器輸出數(shù)據(jù)有效信號(hào)8通道選擇信號(hào)，表示當(dāng)前對(duì)某個(gè)通CH_SEL70】輸出高道進(jìn)行讀或?qū)懖僮鱓RCHSEL70】輸出8向數(shù)據(jù)通道選擇信號(hào)WFIFO_ALMOST_EMPTY78輸入高寫FIFO將空標(biāo)志0】RFIFOALMOSTFULL【70】輸入8高讀FIFO將滿標(biāo)志ALMOST_FULL70】輸入8高DDR通道將滿標(biāo)志ALMOST_EMPTY70】輸入8高DDR通道將空標(biāo)志2本模塊實(shí)現(xiàn)方法，如圖33所示第三章基于STRATIXLIGX系列FPGA的DDR2接口的FIFO工程設(shè)計(jì)21創(chuàng)33核心模塊狀態(tài)轉(zhuǎn)換削本模塊的實(shí)現(xiàn)原理如下主控狀態(tài)機(jī)通過輪循察看各通道，當(dāng)發(fā)現(xiàn)數(shù)據(jù)緩存22DDR及DDR2接口的FIFO設(shè)計(jì)單元數(shù)據(jù)量大于一定值而且相應(yīng)的DDR通道內(nèi)可存儲(chǔ)的數(shù)據(jù)空間小于一定值時(shí)，觸發(fā)此通道的寫操作；當(dāng)發(fā)現(xiàn)數(shù)據(jù)緩存單元內(nèi)可讀取的數(shù)據(jù)量小于一定值而且相應(yīng)的DDR通道內(nèi)可讀取的數(shù)據(jù)量大于一定值時(shí)，觸發(fā)此通道的讀取操作。通過上圖所示的輪詢方式，保證各個(gè)通道始終處在一種動(dòng)態(tài)平衡的狀態(tài)，只要外界信息正常，數(shù)據(jù)信息就不會(huì)溢出，也不會(huì)被讀空。314地址產(chǎn)生模塊DDR2_ADDR_GEN本模塊實(shí)現(xiàn)兩個(gè)功能，其一是產(chǎn)生DDRIPCORE所需要的地址信號(hào)，其二是產(chǎn)生DDR將空或?qū)M的標(biāo)志信號(hào)，用于DDR2STATECTRL模塊進(jìn)行通道轉(zhuǎn)換。1模塊接口信號(hào)，如表36所示表36DDR2一ADDRGEN模塊接口信號(hào)表位寬有效端口名稱方向含義BIT電平CLK輸入L時(shí)鐘DDR2CORE系統(tǒng)時(shí)鐘輸出RESET輸入1高全局異步復(fù)位信號(hào)CHRESET輸入8通道復(fù)位LOCALREADY輸入L控制器可接受讀寫請(qǐng)求的標(biāo)志寫請(qǐng)求提前一周期信號(hào)，用于寫地址產(chǎn)WRITEADDREN輸入L生L讀請(qǐng)求提前一周期信號(hào)，用于寫地址產(chǎn)READADDREN輸入生8通道選擇信號(hào)，表示當(dāng)前對(duì)某個(gè)通道進(jìn)CH_SEL70】輸入高行讀或?qū)懖僮?3輸入IPCORE的2位BANK地址13LOCAL_ADDR220】輸出位行地址8位列地址FULL70】輸出8DDR各通道滿標(biāo)志EMPTY70】輸出8DDR各通道空標(biāo)占ALMOST_FULL70】輸出8DDR各通道將滿標(biāo)志ALMOST_EMPTY70輸山8DDR各通道將空標(biāo)志2實(shí)現(xiàn)方法通過調(diào)用一個(gè)生成地址信號(hào)的子模塊，在CH_SEL70信號(hào)的選擇下，實(shí)現(xiàn)對(duì)8個(gè)通道的地址調(diào)配。子模塊接口信號(hào)，如表37所示第三章基于STRATIXIIGX系列FPGA的DDR2接口的FIFO工程設(shè)計(jì)表37地址內(nèi)部子模塊接口信號(hào)表位寬有效端口名稱方向含義BIT電平，；。4一1F一。；女。IOT“JTV，CLK輸入L時(shí)鐘DDR2CORE系統(tǒng)時(shí)鐘輸出RESET輸入1高全局異步復(fù)位信號(hào)CHSELEN輸入1高通道選擇使能信號(hào)WRITEADDREN輸入L寫請(qǐng)求提前一周期信號(hào)，用于寫地址產(chǎn)生READADDREN輸入1讀請(qǐng)求提前一周期信號(hào)，用于寫地址產(chǎn)生如N輸出L某一通道寫滿標(biāo)志EMPTY輸出1某一通道讀空標(biāo)志ALMOSTFULL輸出L某一通道寫將滿標(biāo)志ALMOST_EMPTY輸出L某一通道讀將空標(biāo)志ADDR220】輸出23某一通道的地址本模塊在WRITEADDREN信號(hào)的驅(qū)動(dòng)下，配合CHSELELL信號(hào)的選擇作用，輸出本通道的地址信號(hào)，并隨時(shí)向外界報(bào)告本通道內(nèi)部的數(shù)據(jù)量空滿狀態(tài)。315寫方向數(shù)據(jù)選擇WRDATASEL和讀方向數(shù)據(jù)選擇RDDATASEL這兩個(gè)模塊實(shí)現(xiàn)FIFO模塊與DDRIPCORE模塊問的數(shù)據(jù)交換。1寫方向數(shù)據(jù)選擇接口信號(hào)，如表38所示表38WRDATASEL模塊接口信號(hào)表位有效端口名稱方向?qū)捄x電平BITCLK輸入L時(shí)鐘DDR2CORE系統(tǒng)時(shí)鐘輸出RESET輸入L高全局異步復(fù)位信號(hào)CHRESET輸入8通道復(fù)位WRCHSEL70】輸入8高數(shù)據(jù)通道選擇信號(hào)1控制器寫數(shù)據(jù)請(qǐng)求標(biāo)志，要在下一周期LOCAL_WDATA_REQ輸入高給出數(shù)據(jù)LOCAL_WDATA1430】輸出144寫入控制器的數(shù)據(jù)WBUFFRDEN【70】輸出8WRDATASEL模塊發(fā)送的讀使能信號(hào)WBUF啊一DATA【1430】輸入144發(fā)送到WTDATASEL模塊的數(shù)據(jù)信號(hào)24DDR及DDR2接口的FIFO設(shè)計(jì)為了滿足LOCAL_WDATAREQ信號(hào)要求，本模塊采用了一種流水線的處理方式，即先從數(shù)據(jù)緩沖單元內(nèi)取出兩個(gè)數(shù)據(jù)，分別存于兩層寄存器內(nèi)，并且為了避免通道選擇所帶來的時(shí)序緊張，設(shè)置了第三層寄存器。采用流水線處理，通過不同使能信號(hào)的組合來驅(qū)動(dòng)寄存器間的傳輸，實(shí)現(xiàn)了接口時(shí)序要求。2讀方向數(shù)據(jù)選擇接口信號(hào)，如表39所示表39RDDATASEL模塊接口信號(hào)表位寬有效端口名稱方向含義佃IT電平CLK輸入1時(shí)鐘DDR2CORE系統(tǒng)時(shí)鐘輸出RESET輸入1高全局異步復(fù)位信號(hào)RDCHSEL70】輸入8高數(shù)據(jù)通道選擇信號(hào)LOCALRDATAVALID輸入1控制器輸山數(shù)據(jù)有效信號(hào)LOCAL_RDATA1430】輸入144控制器的讀出數(shù)據(jù)RBUFFWREN70】輸出8RDDATASEL模塊發(fā)送的寫使能信號(hào)RBUFFWRDATA1430輸出144RDDATASEL模塊發(fā)出的數(shù)據(jù)信號(hào)316數(shù)據(jù)緩存單元本模塊主要完成對(duì)外的數(shù)據(jù)緩存和交換功能，并產(chǎn)生FIFO狀態(tài)標(biāo)志，用于DDR2STATECTRL模塊進(jìn)行通道轉(zhuǎn)換。其接口信號(hào)，如表310所示表310位寬有效端口名稱方向含義BIT電平CLK輸入L時(shí)鐘DDR2CORE系統(tǒng)時(shí)鐘輸出RESET輸入1局全局異步復(fù)位信號(hào)WL“CLK輸入1外部寫時(shí)鐘RDCLK輸入L外部讀時(shí)鐘CHRESET輸入8通道復(fù)位WRENA輸入8外界寫使能WRCHX_DATA1430】輸入144X通道輸入數(shù)據(jù)RDENA輸入L外界讀使能RDCHXDATA【1430輸出144X通道輸出數(shù)據(jù)第三章基于STRATIXIIGX系列FPGA的DDR2接口的FIF0_T程設(shè)計(jì)WFIFOFULL輸出8高寫FIFO寫滿標(biāo)志RFIFO_EMPTY輸出8向讀FIFO讀空標(biāo)志W(wǎng)FIFO_ALMOSTEMPTY輸出8高寫FIFO將讀空標(biāo)志RFIFOALMOSTFULL輸出8高讀FIFO將寫滿標(biāo)志W(wǎng)BUFFRDEN輸入8VCRDATASEL模塊發(fā)送的讀使能信號(hào)RBUFFWREN輸入8RDDATASEL模塊發(fā)送的寫使能信號(hào)WBU理RDDATA【1430】輸出144發(fā)送到WL“DATASEL模塊的數(shù)據(jù)信號(hào)RBUFFWRDATA【1430】輸入144RDDATASEL模塊發(fā)出的數(shù)據(jù)信號(hào)本模塊通過內(nèi)置的16個(gè)FIFO核，實(shí)現(xiàn)外界與系統(tǒng)間交換數(shù)據(jù)時(shí)的緩沖作用，同時(shí)時(shí)刻向外界報(bào)告內(nèi)置FIFO的空滿狀態(tài)，避免FIFO的溢出或讀空。32系統(tǒng)模塊仿真通過對(duì)DDR2FIFO模塊及其子模塊進(jìn)行仿真，檢測(cè)了相關(guān)信號(hào)的時(shí)序邏輯，驗(yàn)證設(shè)計(jì)方案的可行性。仿真體系如表311所示表311系統(tǒng)仿真體系表【17】模塊功，頂層第一層第二層第三層能FIFO一14436VDATACONTR01VFIFO一36144VDDR2一STATECTRLVDDR2_ADDRGENVADDR_GENVDDR2一FIFOVWRDATASELVTESTVRDDATASELVDDR2IPVDDR2_IP_COREVDDR_PLLSTRATIXIIVDDR2一AUKDDRD11VDATA_GENV321激勵(lì)模塊介紹TESTTB激勵(lì)模塊用于最頂層模塊的仿真。DDR2_IP_CORE_TB激勵(lì)模塊包含DDR2的仿真文件，通過給IPCORE相應(yīng)的使能26DDR及DDR2接口的FIFO設(shè)計(jì)及數(shù)據(jù)，檢測(cè)DDR2一側(cè)的時(shí)序是雨正常。DDR2STATECTRLTB激勵(lì)模塊中通過模仿IPCORE的接幾信號(hào)輸出