1、DSP + FPGA 實(shí)時(shí)信號(hào)處理系統(tǒng)中FPGA設(shè)計(jì)的關(guān)鍵問題呂宇 吳嗣亮北京理工大學(xué)電子工程系 北京 100081摘要:簡(jiǎn)要分析了DSP+FPGA系統(tǒng)的特點(diǎn)和優(yōu)越性,并且結(jié)合一個(gè)實(shí)時(shí)信號(hào)處理板的開發(fā),提出在此類系統(tǒng)中,FPGA設(shè)計(jì)的幾個(gè)關(guān)鍵問題,并且給出了詳實(shí)的分析和解決方案。關(guān)鍵詞:全局時(shí)鐘 積分清除 三態(tài)Key Problem in FPGA Design Applied toDSP & FPGA Real Time Signal Processing SystemAbstract This paper analyse simply the characteristic and

2、advantage of DSP & FPGA system,and base on a research of real time signal processing board, put forward several key problems in FPGA design applied to such system, finally give full and accurate analysis and resolvent.Keywords global clock,integrate and dump,three_state實(shí)時(shí)信號(hào)處理系統(tǒng)要求必須具有處理大數(shù)據(jù)量的能力,以保

3、證系統(tǒng)的實(shí)時(shí)性;其次,對(duì)系統(tǒng)的體積,功耗,穩(wěn)定性等也有嚴(yán)格的要求。實(shí)時(shí)信號(hào)處理算法當(dāng)中涉及到的運(yùn)算,有的計(jì)算方式和控制結(jié)構(gòu)比較復(fù)雜,難以用純硬件實(shí)現(xiàn),但是對(duì)速度沒有特殊的要求;有的運(yùn)算結(jié)構(gòu)本身比較簡(jiǎn)單,但是數(shù)據(jù)量大,計(jì)算速度要求高。因此,實(shí)時(shí)信號(hào)處理系統(tǒng)是對(duì)運(yùn)算速度要求高,運(yùn)算種類多的綜合性信息處理系統(tǒng)。隨著數(shù)字信號(hào)處理器(DSP和現(xiàn)場(chǎng)可編程門陣列器件(FPGA的發(fā)展,采用DSP+FPGA的數(shù)字硬件系統(tǒng)正顯示出它的優(yōu)越性,越來越受到人們的重視。通用DSP 的優(yōu)點(diǎn)是通過編程可以應(yīng)用到廣泛的產(chǎn)品當(dāng)中去,且已經(jīng)能滿足算法控制結(jié)構(gòu)復(fù)雜,運(yùn)算速度高,尋址方式靈活和通信性能強(qiáng)大等需求。但是傳統(tǒng)DSP的結(jié)構(gòu)

4、本質(zhì)上是串行的,對(duì)于需要處理的數(shù)據(jù)量大,處理速度高,但是運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單的底層信號(hào)處理算法來說,并沒有優(yōu)勢(shì)可言,而這恰好是FPGA硬件的強(qiáng)項(xiàng)。采用DSP+ FPGA的數(shù)字硬件系統(tǒng)正好把兩者的優(yōu)點(diǎn)結(jié)合到一起,兼顧了速度和靈活性,既滿足了底層信號(hào)處理的要求,又滿足了高層信號(hào)處理的要求。DSP+FPGA系統(tǒng)最大優(yōu)點(diǎn)是結(jié)構(gòu)靈活,有較強(qiáng)的通用性,適合模塊化設(shè)計(jì);同時(shí)開發(fā)周期較短,系統(tǒng)易于維護(hù)和擴(kuò)展,因此特別適合應(yīng)用于于實(shí)時(shí)信號(hào)處理系統(tǒng)。下面用一個(gè)中頻數(shù)字接收機(jī)的信號(hào)處理板的實(shí)例來說明DSP+FPGA實(shí)時(shí)信號(hào)處理系統(tǒng)的若干問題。一系統(tǒng)組成該信號(hào)處理板主要由兩片DSP(包括主處理器和通信信號(hào)處理器和三片

5、FPGA (包括主通道FFT快捕FPGA,主通道FPGA和干涉測(cè)角FPGA組成,FPGA和DSP之間通過32bit的雙向數(shù)據(jù)總線來連接,如圖1所示: 圖1 DSP+FPGA的系統(tǒng)組成框圖二系統(tǒng)設(shè)計(jì)中存在的問題1 時(shí)鐘方案在任何數(shù)字電路設(shè)計(jì)中, 穩(wěn)定可靠的時(shí)鐘是非常關(guān)鍵的。1.1 內(nèi)部生成時(shí)鐘的使用使用內(nèi)部生成的時(shí)鐘,可能硬氣設(shè)計(jì)中的功能和時(shí)限問題。由組合邏輯產(chǎn)生的時(shí)鐘會(huì)引入毛刺造成功能問題,而引入的延遲則可能會(huì)導(dǎo)致時(shí)限問題。如果用組合邏輯的輸出作為時(shí)鐘信號(hào),設(shè)計(jì)中就可能出現(xiàn)毛刺。同步設(shè)計(jì)中,寄存器輸入數(shù)據(jù)的毛刺是很正常的,對(duì)設(shè)計(jì)沒有什么影響,然而,時(shí)鐘輸入上的毛刺則會(huì)導(dǎo)致嚴(yán)重的后果。窄毛刺可能

6、違反了寄存器的最小脈沖帶寬要求;如果當(dāng)毛刺到達(dá)時(shí)鐘輸入時(shí),寄存器的輸入數(shù)據(jù)正在變化,那么也無法滿足建立和保持時(shí)限要求。即使設(shè)計(jì)滿足了時(shí)限需求,寄存器輸出也可能是意想不到的數(shù)值,造成設(shè)計(jì)的其它部分功能的不正常。由于本設(shè)計(jì)當(dāng)中需要用到很多全局時(shí)鐘的整數(shù)倍分頻的時(shí)鐘,且由于分頻的倍數(shù)較大,利用FPGA當(dāng)中自帶的DCM模塊很難實(shí)現(xiàn)這樣的功能,因此,本設(shè)計(jì)當(dāng)中采用了同步計(jì)數(shù)器的分頻方法,并且,在各個(gè)時(shí)鐘信號(hào)輸出之前,再加一級(jí)寄存器輸出,這樣的操作就避免了組合邏輯生成的毛刺被阻擋在寄存器的數(shù)據(jù)輸入端口上。1.2 窄脈沖時(shí)鐘信號(hào)的使用由于本設(shè)計(jì)當(dāng)中使用了積分清除器,而該積分清除器的算法算法原理是:在每一個(gè)1

7、6M時(shí)鐘上升沿進(jìn)行一次累加運(yùn)算,在每一個(gè)1K時(shí)鐘的上升沿將累加結(jié)果鎖存輸出,并且對(duì)累加器清0,進(jìn)行下一個(gè)1K時(shí)鐘的積分清除運(yùn)算。由于要求16M時(shí)鐘的每一個(gè)上升沿都要進(jìn)行累加運(yùn)算,以此來保證每一個(gè)1K時(shí)鐘周期內(nèi)進(jìn)行16000次運(yùn)算,因此清0操作又不能影響累加運(yùn)算的進(jìn)行。同時(shí),由于1K 時(shí)鐘是由16M時(shí)鐘分頻得來的,1K時(shí)鐘的上升沿到來時(shí),必然會(huì)和16M時(shí)鐘上升沿產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象,出現(xiàn)累加運(yùn)算和清0操作同時(shí)進(jìn)行的現(xiàn)象,因此必須要避免,加上VHDL語言的特點(diǎn),一個(gè)進(jìn)程當(dāng)中不能出現(xiàn)兩個(gè)時(shí)鐘沿操作,因此,常規(guī)的設(shè)計(jì)不能滿足系統(tǒng)的要求。本設(shè)計(jì)采用了特殊的窄脈沖時(shí)鐘信號(hào)來解決以上的問題。具體操作如下:將16

8、M 時(shí)鐘倍頻為32M,同時(shí)利用計(jì)數(shù)器產(chǎn)生一個(gè)周期為1K,脈沖寬度為16M時(shí)鐘周期一半的脈沖,利用32M時(shí)鐘的下降沿將此脈沖的上升沿調(diào)整為落后于16M時(shí)鐘上升沿1/4個(gè)16M時(shí)鐘周期,從而達(dá)到系統(tǒng)運(yùn)算的要求,其時(shí)序圖如下圖2所示(Sys_clk為16M 時(shí)鐘,Sync_clk為1K的窄脈沖時(shí)鐘信號(hào):Sys_clkSync_clk圖2 窄脈沖信號(hào)與主時(shí)鐘的時(shí)序關(guān)系圖2 DSP與FPGA之間的數(shù)據(jù)交互在本設(shè)計(jì)當(dāng)中,DSP和FPGA的互連采用了總線連接的方式,數(shù)據(jù)交互是通過一個(gè)32位的雙向數(shù)據(jù)總線來完成的,而要實(shí)現(xiàn)雙向總線,就需要使用FPGA的雙向口構(gòu)造三態(tài)總線了,使用三態(tài)緩沖器實(shí)現(xiàn)高,低電平和高阻三

9、個(gè)狀態(tài)。本設(shè)計(jì)當(dāng)中由于使用了三片F(xiàn)PGA與一片DSP,它們之間的數(shù)據(jù)交互,就必然涉及到如何分配總線的問題。如果總線的分配不恰當(dāng),就會(huì)導(dǎo)致數(shù)據(jù)的傳輸不能達(dá)到功能的要求,嚴(yán)重的情況會(huì)使總線阻塞,系統(tǒng)失靈,所以在DSP+FPGA系統(tǒng)中,數(shù)據(jù)交互的問題是需要特別注意的。本設(shè)計(jì)當(dāng)中,DSP利用1K時(shí)鐘作為中斷信號(hào),在1K時(shí)鐘上升沿到來時(shí),根據(jù)系統(tǒng)要求,將不同的控制命令字寫入數(shù)據(jù)總線,然后通過數(shù)據(jù)總線從不同的FPGA 讀入所需的數(shù)據(jù),這一切都通過DSP在地址線上給出相應(yīng)不同的地址來完成。為了合理分配總線的使用,設(shè)計(jì)當(dāng)中使用了這樣的策略:利用片選信號(hào)CE,讀信號(hào)ARE 和寫信號(hào)AWE作為三態(tài)緩沖器的控制信號(hào)

10、,當(dāng)CE和AWE有效時(shí)(DSP往外寫數(shù)據(jù),每一片F(xiàn)PGA根據(jù)地址線上的變化,將數(shù)據(jù)總線上的數(shù)據(jù)讀入自身相應(yīng)的寄存器當(dāng)中去,由于三片F(xiàn)PGA的寄存器分配了不同的地址,這樣就完成了DSP的寫操作而不會(huì)有沖突;而當(dāng)CE和ARE有效時(shí)(DSP往里讀數(shù)據(jù),每一片F(xiàn)PGA判斷地址線上的變化,如果是分配給自己的地址,則將相應(yīng)寄存器的結(jié)果輸入到數(shù)據(jù)總線上,否則將總線置為高阻態(tài),等待其它的FPGA輸入數(shù)據(jù)到總線,這樣就避免了可能產(chǎn)生的總線阻塞現(xiàn)象,使DSP和FPGA之間的數(shù)據(jù)交互能夠順利的進(jìn)行。其示意圖如下圖3所示: 圖3 雙向數(shù)據(jù)總線的三態(tài)門設(shè)計(jì)三結(jié)束語DSP+FPGA是目前實(shí)時(shí)信號(hào)處理系統(tǒng)中運(yùn)用得最廣泛的系統(tǒng)組成形式,對(duì)速度以及靈活性的要求都能夠很好的滿足,文中所涉及到的時(shí)鐘以及數(shù)據(jù)交換方面的問題都是這樣的系統(tǒng)當(dāng)中存在的關(guān)鍵性問題,文中提出的一些解決方案是作者通過親身實(shí)踐總結(jié)出來的,具有一定的參考價(jià)值。參考文獻(xiàn)1 曾凡泰,陳美金,VHDL程序設(shè)計(jì),北京:人民