1、組合邏輯與時(shí)序邏輯個(gè)人總結(jié)1.1建立時(shí)間與保持時(shí)間建立時(shí)間(Tsu: set up time )是指在時(shí)鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需 的時(shí)間，如果建立的時(shí)間不滿足要求那么數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被穩(wěn)定的 打入觸發(fā)器；保持時(shí)間(Th： hold time )是指數(shù)據(jù)穩(wěn)定后保持的時(shí)間，如果保持時(shí) 間不滿足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時(shí)間的簡單 示意圖如下圖1所示。/r r4圖1保持時(shí)間與建立時(shí)間的示意圖圖2同步設(shè)計(jì)中的一個(gè)基本模型圖2為統(tǒng)一采用一個(gè)時(shí)鐘的同步設(shè)計(jì)中一個(gè)基本的模型。圖中Tco：是觸發(fā)器的數(shù)據(jù)輸出的延時(shí)；Tdelay ： 是組合邏輯的延時(shí)；Tsetup

2、：是觸發(fā)器的建立時(shí)間；Tpd:為時(shí)鐘的延時(shí)（可以忽略不計(jì)）。T:為時(shí)鐘周期T3: D2建立時(shí)間T4: D2保持時(shí)間如果第一個(gè)觸發(fā)器D1建立時(shí)間最大為T1max最小為T1min,組合邏 輯的延時(shí)最大為T2max最小為T2min。問第二個(gè)觸發(fā)器D2建立時(shí)間T3與保持 時(shí)間T4應(yīng)該滿足什么條件，或者是知道了 T3與T4那么能容許的最大時(shí)鐘周期 是多少。這個(gè)問題是在設(shè)計(jì)中必須考慮的問題，只有弄清了這個(gè)問題才能保 證 所設(shè)計(jì)的 組合邏輯 的延時(shí)是否滿足了要求。/*我的想法：理想情況每個(gè)時(shí)鐘上升沿DFF1與DFF2的數(shù)據(jù)都要跟新，但存在TCO, 與Tdelay，當(dāng)TvTCO+Tdela池就是說時(shí)鐘周期太短

3、 DFF1的Q1還沒傳到DFF2 的D2,不符合我們的實(shí)際設(shè)計(jì)想法DFF2還需建立時(shí)間T3,有應(yīng)為在T4內(nèi)收到CLK上升沿?cái)?shù)據(jù)讀取才穩(wěn)定 所以 T>T3+Tdelay+TCO ；（ T4在CLK上升沿前的一段就是上式大于的余量）；*elkdil/ZZ川；-ciTdelavki*-!J L1 ID2/羽刃：T'-TcoTdelay4!-圖3符合要求的時(shí)序圖從上面的時(shí)序圖中也可以看出，D2的建立時(shí)間與保持時(shí)間與D1的建立與保持時(shí)間是沒有關(guān)系的（CLK上升沿只有岀現(xiàn)在在保持時(shí)間開始之后才能穩(wěn)定讀取，一旦上升沿之后則立即進(jìn)入TCQ不存在剩余的DFF1的保持時(shí)間），而只和D2前面的組合邏輯

4、和 D1的數(shù)據(jù)傳輸延時(shí)有關(guān)，（CLK周期確定其他延時(shí)占的時(shí)間多拉，Thold就短啦） 延時(shí)沒有疊加效應(yīng)：每個(gè)CLK周期內(nèi)的延遲相互獨(dú)立，不會(huì)疊加；時(shí)鐘出現(xiàn)較大的延時(shí)多是 采用了異步時(shí)鐘的設(shè)計(jì)方法，這種方法較難保證數(shù)據(jù)的 同步性，所以實(shí)際的設(shè)計(jì)中 很少采用。當(dāng)時(shí)鐘存在延時(shí)：J'l/X”Tw 亠QiTdela;-D2T_7ca_Td=layTpd+ T-Tco-T2max>T31.2如何減小合邏輯的延時(shí)通過改變走線的方式來減小延時(shí)以altera 的器件為例，我們在quartus里面的timing closure floorplan 可以看到有很多條條塊塊，我們可以將條條塊塊按行和按列

5、分，每一個(gè)條塊代表1個(gè)LAB每個(gè)LAB里有8個(gè)或者是10個(gè)LE。它們的走線時(shí)延的關(guān)系如下：同一個(gè)LAB中（最快）< 同列或者同行 < 不同行且不同列。我們通過給綜合器加適 當(dāng)?shù)募s束（約束要適量，一般以加5%谷量較為合適，比如電路工作在100Mhz 則加約束加到105Mhz就可以了，過大的約束效果反而不好，且極大增加綜合時(shí) 間）可以將相關(guān)的邏輯在布線時(shí)盡量布的靠近一點(diǎn)，從而減少走線的時(shí)延。通過拆分組合邏輯的方法來減小延時(shí)（流水線）由于一般同步電路都不止一級(jí)鎖存（如圖 8），而要使電路穩(wěn)定工作，時(shí)鐘周期 必須滿足最大延時(shí)要求，縮短最長延時(shí)路徑，才可提高電路的工作頻率。如圖7 所示：我們可以將較大的組合邏輯分解為較小的幾塊， 中間插入觸發(fā)器，這樣可 以提高電路的工作頻率。這也是所謂“流水線”（pipelining ）技術(shù)的基本原理。對于圖8的上半部分，它