數(shù)控 分 頻 器_第1頁
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1、EDA實(shí)驗(yàn)報(bào)告 實(shí)驗(yàn)三數(shù)控分頻器實(shí)驗(yàn)?zāi)康?. 掌握數(shù)控分頻器的工作原理并能夠用virlog語言編寫代碼，熟悉EDA6000實(shí)驗(yàn)箱的使用方法。2. 進(jìn)一步熟悉quartusII建立程序編譯、仿真及下載的操作流程并學(xué)會(huì)數(shù)控分頻器的Verilog硬件設(shè)計(jì)實(shí)驗(yàn)步驟1. 新建Verilog工程，編寫代碼并保存至與模塊名對(duì)應(yīng)的文件夾。注意：項(xiàng)目應(yīng)存為系統(tǒng)盤以外的盤內(nèi)，路徑中不含中文字符。2. 編譯程序，編譯無誤后，在【tools】里面選擇RTL視，觀察電路結(jié)構(gòu)。3. 新建波形文件進(jìn)行仿真。保存時(shí)要和源程序存放在同一目錄下。設(shè)置好輸入波形參數(shù)后，開始仿真。在仿真后輸入輸出波形中觀察邏輯關(guān)系是否正確。4. 將

2、實(shí)驗(yàn)箱和PC合理連接起來。打開EDA6000軟件，設(shè)置好芯片類型為ACEX1K（EP1K30），載入模式95. 根據(jù)界面內(nèi)管腳對(duì)應(yīng)芯片的實(shí)際管腳在II里面設(shè)定管腳號(hào)并檢查無誤。6. 將程序下載至內(nèi)，并在軟件界面內(nèi)進(jìn)行驗(yàn)證測(cè)試。程序代碼module divf(clk,din,pfull,clkout);input clk;input 7:0 din;output clkout,pfull;reg full,divclk;reg 7:0 count;always (posedge clk)beginif(count=8'HFF)begincount<=din; full<=1;endelse if(count<255)begincount<=count+8'B1;full<=0;endendalways (posedge full)begindivclk<=divclk;endassign clkout=divclk;assign pfull=full;endmod

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