1、暨南大學本科實驗報告專用紙課程名稱EDA實驗成績評定實驗項目名稱簡單組合邏輯設(shè)計指導(dǎo)教師郭江陵實驗項目編號01實驗項目類型驗證實驗地點B305學院電氣信息學院系專業(yè)物聯(lián)網(wǎng)工程組號：A6一、實驗前準備本實驗例子使用獨立擴展下載板EP1K10_30_50_100QC208（芯片為EP1K100QC208）。EDAPRO/240H實驗儀主板的VCCINT跳線器右跳設(shè)定為3.3V；EDAPRO/240H實驗儀主板的VCCIO跳線器組中“VCCIO3.3V”應(yīng)短接，其余VCCIO均斷開；獨立擴展下載板“EP1K10_30_50_100QC208”的VCCINT跳線器組設(shè)定為2.5V；獨立擴展下載板“EP

2、1K10_30_50_100QC208”的VCCIO跳線器組設(shè)定為3.3V。請參考前面第二章中關(guān)于“電源模塊”的說明。二、實驗?zāi)康?、熟悉Max+PlusII下簡單的VHDL文本方式設(shè)計。2、學習使用JTAG接口下載邏輯電路到CPLD并能調(diào)試到正常工作。3、熟悉數(shù)字電路集成設(shè)計的過程。三、實驗原理譯碼器是把輸入的數(shù)碼解出其對應(yīng)的數(shù)碼，例如：BCD至7段顯示器執(zhí)行的動作就是把一個四位的BCD碼轉(zhuǎn)換成7個碼的輸出，以便在7段顯示器上顯示這個十進制數(shù)。譯碼器有N個二進制選擇線，那么最多可譯碼轉(zhuǎn)換成2n個數(shù)據(jù)。當一個譯碼器有N條輸入線及M條輸出線時，則稱為NXM的譯碼器。3X8譯碼器是依此而來。3X8

3、譯碼器真值表如下表所示：A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000四、實驗內(nèi)容把譯碼器的輸入接到撥碼開關(guān)，輸出端接8個LED燈，通過撥碼開關(guān)改變輸入的邏輯電平變化來觀察LED輸出情況，驗證3X8譯碼器的工作狀態(tài)。五、實驗要求學習使用Max+PlusII的使用VHDL語言組成簡單的數(shù)字邏輯電路。六、設(shè)計框圖及原理圖A(2.O、NPIFTVCC匚hl、NPIJT"-VCCA(2.O、NPIFTVCC匚hl、NPI

4、JT"-VCC時鐘響應(yīng)讀取I/O口輸出輸出數(shù)值數(shù)據(jù)判斷工Y7.0首先判斷使能端口EN狀態(tài)，當其滿足高電平時，判斷三個輸入端口A2、A1、A0的狀態(tài)來決定輸出，如使能端口為低電平則固定輸出不受三個邏輯輸入A2、A1、A0的影響，使能有效時按照三個輸入狀態(tài)來決定八個輸出的狀態(tài)。七、實驗電路連線與使用操作A0、A1、A2:為獨立擴展下載板上第53、47、46腳，內(nèi)部已鎖定，無需連線。Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7:為獨立擴展下載板上的第12、13、14、15、17、18、19、24腳，內(nèi)部已鎖定，并已連接至“紅色信號指示燈L1-8”的“L1L8”。EN:為使能輸入信號腳，定

5、義在獨立擴展下載板上第68腳，應(yīng)接“多功能復(fù)用按鍵F1-F12”信號接線組“F1_12(T)”的F12F9中任意一個引線插孔，即高電平有效。使用操作：使用撥碼開關(guān)SW6、SW7、SW8來實現(xiàn)三個數(shù)字狀態(tài)的開關(guān)量輸入A2、A1、A0，通過“紅色信號指示燈L1-8”的“L1L8”8個LED指示燈來觀察Y0Y7的譯碼輸出變化。使能輸入端口高電平有效。八、波形仿真分析(iX+pluxIIl.iXiEditJjLsla»Qplicbxli-|g|X|RefhlsinHi；iEN2A ¥7-0*re皓Yd ¥ri旳1*伺Time:1*伺Time:JlnltrwL|E30.Dn

6、弓知awVakjo:0QH3QaooaIOO葉M伽4000n$卻0葉也0葉M0曲輸入信號：EN:使能信號高電平下工作，通過多功能復(fù)位按鍵F9F12中任意一鍵來控制。A2、A1、A0:三個數(shù)字狀態(tài)輸入端口，決定八個狀態(tài)輸出情況，由8位數(shù)字開關(guān)組SW6、SW7、SW8分別對應(yīng)A2、A1、A0來實現(xiàn)對Y0至Y7的譯碼輸出。輸出信號：Y0Y7:8個狀態(tài)輸出，輸出點亮紅色指示燈組L1L8。波形結(jié)果分析：當A2、A1、A0對應(yīng)于：“100”時，Y（八位）輸出“00010000”，當輸入信號跳變?yōu)椤?00”時Y（八位）輸出“00000001”。滿足設(shè)計要求。九、VHDL源程序及其解釋LIBRARYIEEE;

7、ENTITYdemo1ISPORT（A:INSTD_LOGIC_VECTOR（2DOWNTO0）;-輸入端a表示的是3位二進制數(shù)，可以根據(jù)它來決定輸岀端有且只有一位是高電平。EN:INSTD_LOGIC;-使能鍵的功能：當使能鍵是高電平時，38譯碼器正常工作。當使能鍵是低電平時，輸岀端輸出的八位全1。Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-輸岀端y輸岀的是38譯碼器譯碼之后的結(jié)果。ENDdemo1;ARCHITECTUREDEC_BEHAVEOFdemo1ISSIGNALSEL:STD_LOGIC_VECTOR(3DOWNTO0);BEGINSEL(0)<=EN

8、;SEL(1)<=A(0);SEL(2)<=A(1);SEL(3)<=A(2);-設(shè)置SEL為臨時信號，其中EN的值賦給0位，a0的值賦給第1位，al的值賦給第2位,a2的值賦給第3位，這四位合并成SEL信號。WITHSELSELECTY<="00000001"WHEN"0001","00000010"WHEN"0011","00000100"WHEN"0101","00001000"WHEN"0111",&qu

9、ot;00010000"WHEN"1001","00100000"WHEN"1011","01000000"WHEN"1101","10000000"WHEN"1111","11111111"WHENOTHERS;-SELECT語句用真值表的方法來實現(xiàn)38譯碼器ENDDEC_BEHAVE;十、課堂提問1源代碼還可以怎么修改？修改1:可以用ifelseif的結(jié)構(gòu)來改下面的真值表部分的SELECT語句，但是要在上面加上個進程語句(

10、process)，因為if語句必須包含在進程語句中。修改2：可以用case語句來修改真值表部分，同時也要在上面加上進程語句。修改3:可以用并字符來修改給SEL信號賦值的四個語句。SEL<=A(2DOWNTO0)&EN;2.為什么有時候會出現(xiàn)不能仿真或仿真不成功的問題？ 項目里沒有設(shè)置需要用到的仿真波形。 在同一個工程里建立了兩個或以上的項目導(dǎo)致不能仿真成功。 沒有手動將我要仿真的波形文件放到simulationinput。3如何通過仿真知道電路是對的？因為當使能鍵是高電平時，電路按照38譯碼器正常的邏輯進行工作，當使能鍵是低電平時,輸出端y的所有位都是1,因此分別設(shè)置使能鍵為高電平和低電平，看輸出端是否符合上述所說的規(guī)律。若符合，則說明電路是對的，若不符合，則說明電路中存在缺陷。4怎么設(shè)置波形？上圖標可以設(shè)置出一個數(shù)值在規(guī)定時間間隔后逐個遞增的A信號CoufirtVsiu*比uatL呼|Ti.wif5怎么改變十進制，二進制?在信號properties的radix中修改。6. 仿真波形的輸出需要什么？源代碼文件，頂層文件、仿真輸入波形的數(shù)據(jù)毛刺產(chǎn)生原因？在本次實驗中能否解決