1、閂鎖效應(yīng)及版圖設(shè)計(jì)注意事項(xiàng)了解掌握1.閂鎖效應(yīng)的產(chǎn)生原理2.閂鎖效應(yīng)的避免措施3.版圖設(shè)計(jì)中閂鎖效應(yīng)的防止措施學(xué)習(xí)目標(biāo)閂鎖效應(yīng)就是指CMOS電路中在電源VDD和地線GND之間，由于寄生的NPN和PNP相互影響，形成PNPN結(jié)構(gòu)，在特定條件下會(huì)產(chǎn)生一低阻抗通路，使VDD和GND之間產(chǎn)生大電流，導(dǎo)致器件無(wú)法正常工作，甚至燒毀器件的現(xiàn)象。什么是閂鎖效應(yīng)(Latch-up)NPN管PNP管PNPN結(jié)構(gòu)閂鎖效應(yīng)的產(chǎn)生原理閂鎖效應(yīng)原理分析閂鎖效應(yīng)的產(chǎn)生原理閂鎖效應(yīng)原理分析接VDD接VSSXX0.7VgI1CI2BI0.7V正常工作狀態(tài)閂鎖效應(yīng)的產(chǎn)生如果滿足 ，即可形成正反饋回路，一旦正反饋回路形成，此時(shí)即

2、使外界觸發(fā)信號(hào)消失，兩只寄生晶體管仍能保持導(dǎo)通，CMOS管處于閂鎖狀態(tài)。1CI2BI2CI閂鎖效應(yīng)的產(chǎn)生原理產(chǎn)生閂鎖效的條件p 由于受噪聲或外界信號(hào)影響使得兩個(gè)寄生三極管的發(fā)射結(jié)處于正偏；p 存在正反饋條件，即兩個(gè)寄生三極管的電流放大倍數(shù)NPNPNP1；p 電源所提供的最大電流大于寄生PNPN結(jié)構(gòu)（可控硅）導(dǎo)通所需要的維持電流。閂鎖效應(yīng)的產(chǎn)生原理工藝設(shè)計(jì)級(jí)抗閂鎖措施外延襯底：將器件制作在重?fù)诫s襯底上的低摻雜外延層中，降低Rsub.絕緣體硅外延結(jié)構(gòu)（SOI）：在表層和襯底之間加入一層絕緣層，消除寄生PNPN結(jié)構(gòu)，從根本上避免了閂鎖效應(yīng)。閂鎖效應(yīng)的避免措施電路應(yīng)用級(jí)抗閂鎖措施p 在使用電路的過(guò)程中

3、，盡量避免電源的跳動(dòng)，要使用穩(wěn)壓源；p 輸入信號(hào)不得超過(guò)電源電壓，防止寄生三極管的發(fā)射結(jié)正偏，如果超過(guò)電源電壓，應(yīng)該加上限流電阻；p 限制電源的輸出電流能力，防止電源提供電流過(guò)大，超過(guò)寄生PNPN結(jié)構(gòu)導(dǎo)通所需的維持電流，這可以通過(guò)在CMOS的輸入端或者輸出端加限流電阻來(lái)實(shí)現(xiàn)。閂鎖效應(yīng)的避免措施版圖設(shè)計(jì)級(jí)抗閂鎖措施p 加粗電源線和地線，合理布局電源接觸孔，減小橫向電流密度和串聯(lián)電阻；p 增加擴(kuò)散區(qū)的間距，盡可能使P阱和PMOS管的區(qū)域離得遠(yuǎn)一些，如輸出級(jí)的NMOS、PMOS放在壓焊塊兩側(cè)。閂鎖效應(yīng)的避免措施版圖設(shè)計(jì)級(jí)抗閂鎖措施 雙層GuardRing保護(hù)環(huán)p 多數(shù)載流子保護(hù)環(huán)：N+環(huán)圍繞Nwell內(nèi)側(cè)，并接VDD構(gòu)成電子多子保護(hù)環(huán)，并起襯底接觸作用； P+環(huán)圍繞NMOS，并接GND構(gòu)成空穴多子保護(hù)環(huán)，并起襯底接觸作用。多數(shù)載流子保護(hù)環(huán)相當(dāng)于減小了Rwell和Rsub。p 少數(shù)載流子保護(hù)環(huán)：P+環(huán)圍繞Nwell外側(cè)，并接GND構(gòu)成空穴少子保護(hù)環(huán)，避免PMOS的空穴注入到NMOS區(qū)；N+環(huán)圍繞NMOS，并接VDD構(gòu)成電子少子保護(hù)環(huán)，避免NMOS的電子注入到PMOS區(qū)。少子保護(hù)環(huán)增加了NPN的基區(qū)寬度和摻雜濃度，從而降低了其電流放大系數(shù)。p 多數(shù)載流子和少數(shù)載流子是相對(duì)的，另外一定要保證這些環(huán)的有源區(qū)應(yīng)該是連