1、廣東技術(shù)師范學(xué)院廣東技術(shù)師范學(xué)院20XXXX20XXXX 學(xué)年度第學(xué)年度第（X X）學(xué)期期末考試試卷學(xué)期期末考試試卷科目:X X）卷）卷考試形式：閉卷考試時間考試形式：閉卷考試時間:100分鐘分鐘院院（系系）別、班級：姓名：學(xué)號：別、班級：姓名：學(xué)號：試題區(qū)：試題區(qū)：（試題區(qū)必須與答題區(qū)同時交回，含答題紙、試題紙、草稿紙的裝訂試卷不能分拆）一、單項選擇題：（20 分）1.在 VHDL 語言中，下列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是_C_。A.PROCESS 為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動。B.敏感信號參數(shù)表中，不一

2、定要列出進(jìn)程中使用的所有輸入信號；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成；（進(jìn)程由聲明語句、順序語句、敏感信號列表組成）D.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。2.在一個 VHDL 設(shè)計中 idata 是一個信號，數(shù)據(jù)類型為 integer,數(shù)據(jù)范圍 0to127,下面哪個賦值語句是正確的_C_（信號賦值符號=）A.idata:=32;B.idata=16#A0#;（十進(jìn)制數(shù)為：10*16=160，idata 范圍為 0127）C.idata=16#7#E1;（十進(jìn)制數(shù)為:7*161=112）D.idata：=B#1010#;裝:訂線!考生答i題i不!得i超!過!此;線!題目題

3、目二二三三四四五五六六七七八八總分總分標(biāo)準(zhǔn)分?jǐn)?shù)標(biāo)準(zhǔn)分?jǐn)?shù)2030201020100實得分?jǐn)?shù)實得分?jǐn)?shù)評卷人評卷人電子與信息學(xué)院電子與信息學(xué)院20XX.X考試試卷考試試卷（含答題紙、.試題紙、草稿紙的裝訂試卷不能分拆廣東技術(shù)師范學(xué)院電子與信息學(xué)院10應(yīng)用電子技術(shù)教育2班第2頁（不含草稿紙部分共10頁3.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C C_。A.FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；（FPGA芯片基于杳找表杳找表的可編程邏輯結(jié)構(gòu)）B.FPGA是全稱為復(fù)雜可編程邏輯器件；（FPGA 現(xiàn)場可編程邏輯門陣列，CPLD 才是復(fù)雜可編程邏輯器

4、件）C.基于 SRAM 的 FPGA 器件，在每次上電后必須進(jìn)行一次配置；D.在 Altera 公司生產(chǎn)的器件中，MAX7000 系列屬FPGA結(jié)構(gòu)。（MAX7000 系列屬 CPLD 結(jié)構(gòu)）4.進(jìn)程中的變量賦值語句，其變量更新是_A A_。（變量（variable）是立即完成的，信號（signal）有延時）A. 立即完成；B. 按順序完成；C. 在進(jìn)程的最后完成；D.都不對。5.VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_D。（結(jié)構(gòu)體實現(xiàn)實現(xiàn)實體的功能，通過對實體的邏輯功能進(jìn)行描述描述）A.器件外部特性；B.器件的綜合約束；C.器件外部特性與

5、內(nèi)部功能；D.器件的內(nèi)部功能。6.CASE 語句是_A。（case語句時順序語句中最重要最常用的順序語句）A.順序語句 B.并行語句C.其它 D.組合邏輯控制電路語句7.LIBRARY_A A_;-庫的聲明廣東技術(shù)師范學(xué)院電子與信息學(xué)院10應(yīng)用電子技術(shù)教育2班第3頁(不含草稿紙部分共10頁)USEIEEE.STD_LOGIC_1164.ALL;-庫的引用，引用IEEE庫中的std_logic_ii64中的所有項目A.IEEEB.STDC.WORKD.ENTITYcounterIS廣東技術(shù)師范學(xué)院電子與信息學(xué)院10應(yīng)用電子技術(shù)教育2班第4頁(不含草稿紙部分共10頁)8下列標(biāo)識符中，_B B_是不

6、合法的標(biāo)識符（標(biāo)識符開頭必須是英文字符英文字符）A.State0B.9moonC.Not_Ack_0D.signall9.關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個：_A。（整型數(shù)字的表示）（整型數(shù)字的表示）A.2#1111_1110#-二進(jìn)制數(shù)，下劃線不影響數(shù)值大小，只是增強可讀性，轉(zhuǎn)換成10進(jìn)制數(shù)為：254B.8#276#-八進(jìn)制數(shù)，轉(zhuǎn)換成十進(jìn)制為：190C.10#170#-十進(jìn)制數(shù)：170D.16#E#E1-十六進(jìn)制數(shù)，E為十進(jìn)制14,后面的E1是指14乘以相應(yīng)進(jìn)制數(shù)的1次方，轉(zhuǎn)換成十進(jìn)制為：14*16人1=22410.下列EDA軟件中，哪一個不具有邏輯綜合功能：。（邏輯功能邏輯功

7、能簡單點說就是利用軟件使我們用語言設(shè)計的電路優(yōu)化成最簡邏輯優(yōu)化成最簡邏輯, ,二. 簡答題 30分(每題 5分)。1.根據(jù)下面的 VHDL 語句，描述出相應(yīng)的電路原理圖。LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYcfq_1ISPORT(d，cp:INstd_logic;q，nq:OUTstd_logic);ENDcfq_1;-ENDar_4;-老師的題目錯誤，結(jié)束實體，這句應(yīng)該放在最后ARCHITECTUREar_4OFcfq_1ISBEGINPROCESS(CP)BEGIN裝訂!線:

8、考考! !生答題I不得;超超; ;過此此; ;線:相當(dāng)于我們數(shù)電的最簡與或式最簡與或式）A.Max+PlusII（QuartusII 的舊版本）B.ModelSim（專業(yè)的仿真軟件，時序和功能仿真，不具備邏輯綜合功能）C.QuartusII（自帶）D.Synplify（專業(yè)的邏輯綜合工具）廣東技術(shù)師范學(xué)院電子與信息學(xué)院10應(yīng)用電子技術(shù)教育2班第5頁(不含草稿紙部分共10頁)IFcp=1THENq=d;第6頁(不含草稿紙部分共10頁廣東技術(shù)師范學(xué)院電子與信息學(xué)院10應(yīng)用電子技術(shù)教育2班nq=NOTd;ENDIF;ENDPROCESS;ENDar_4;-修改后，結(jié)束實體 ENDar_4 應(yīng)該在這個

9、位置。自己用QuartusII軟件生成的，筆試的時候應(yīng)該用筆來畫，元件名應(yīng)與實體名一致 cfq_l。2.quartusll 開發(fā)工具為設(shè)計者提供了哪些庫？各有什么功能？(摘自FPGA 系統(tǒng)設(shè)計與實例P32)1)IEEE 庫：被 IEEE 采用的標(biāo)準(zhǔn)化庫，是 VHDL 設(shè)計中最重要的庫；2)STD 庫：所用設(shè)計單元所共享，默認(rèn)的庫；3)ASIC 庫：矢量庫，該庫存放著與邏輯門一一對應(yīng)的實體；4)WORK 庫：用戶的 VHDL 設(shè)計的現(xiàn)行工作庫用于存放用戶設(shè)計和定義的一些設(shè)計單元和程序包5)用戶自定義庫：設(shè)計者自己建立的設(shè)計單元資源庫。3.quartusII 開發(fā)工具，圖形文件的擴展名是？波形文件

10、的擴展名是？使用 VHDL 語言，文本設(shè)計文件的擴展名是?圖形文件擴展名：gdf;波形文件擴展名：vwfVHDL 文本設(shè)計文件擴展名：vhd廣東技術(shù)師范學(xué)院電子與信息學(xué)院10應(yīng)用電子技術(shù)教育2班quartosII文件擴展名Alte赳文件擴展名的縮寫.bdfblocl?deaignfileS-DKsystemdevelopmentkit.mifmemoryinitialfileiso是isoaeeo標(biāo)準(zhǔn)下的文件形式.srecSrecord.tdftestdesignfile.gctfgraphicdesingfile.qpfquartusprojectfileHALNiosll運行庫或者稱為碩件

11、抽象層(HAL).teltoolcommandlanguagevverilagvhdlveryhigh-speeddiscriptionlanguage.rptreportsopcsyst&monprogrammblechip4簡述 FPGA 的結(jié)構(gòu)FPGA 由可編程邏輯塊（CLB）、輸入/輸出模塊（I0B）及可編程互連資源（PIR）等三種可編程電路和一個 SRAM 結(jié)構(gòu)的配置存儲單元組成。1 1）可編程邏輯塊（）可編程邏輯塊（CLBCLB）: :主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。2 2）輸入）輸入/ /輸出模塊輸出模塊（I0BI0B）: :主要由輸入觸發(fā)器、輸入緩沖

12、器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個 I0B 控制一個引腳，它們可被配置為輸入、輸出或雙向 I/O 功能。3 3）可編程互連資源（）可編程互連資源（PIRPIR）: :由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。 實現(xiàn) FPGA 內(nèi)部的 CLB 和 CLB 之間、 CLB 和 I0B 之間的連接。5什么叫功能仿真？什么叫時序仿真？、兩者有什么區(qū)別？功能仿真功能仿真又稱前仿真，是在不考慮器件延時的理想情況下的一種項目驗證方法，通過功能仿真來驗證一個項目的邏輯功能是否正確。時序仿真時序仿真又稱模擬仿真或后仿真，是在考慮設(shè)計項目具體適配器件的各種延時的情況下

13、的一種項目驗證方法。時序仿真不僅測試邏輯功能，還測試目標(biāo)器件最差情況下的時間關(guān)系。注：功能仿真無延時（驗證邏輯是否正確時用），時序仿真有延時（仿真出實實在在的芯片工作波形，實際芯片是有延時的）。6名詞解釋，寫出下列縮寫的中文（或者英文）含義：1.VHDL超高速集成電路硬件描述語言（Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage）第5頁 （不含草稿紙部分共10頁）廣東技術(shù)師范學(xué)院電子與信息學(xué)院10應(yīng)用電子技術(shù)教育2班第8頁(不含草稿紙部分共10頁2.FPGA現(xiàn)場可編程邏輯門陣列(FieldProgrammableGateAr

14、ray)3.RTL寄存器傳輸級(Register-TransferLevel)4.SOPC可編程片上系統(tǒng)(System-on-a-Programmable-Chip)5.EAB嵌入式陣列塊(EmbeddedArrayBlock)6.LAB邏輯陣列塊(LogicArrayBlock)三、判斷下列程序是否有錯誤，如有則指出錯誤所在，并給出完整程序。(20分)F列程序是用VHDL語言編寫的上升沿控制的D觸發(fā)器(原理圖如下)libraryieee；useieee.std_logic_unsigned.all；useIEEE.std_logic_1164.all;-此D觸發(fā)器沒用到無符號算術(shù)運算，所以不

15、用std_logic_unsigned庫。entitydff1isport(clk,d:instd_logic；Q:outstd_logic)Q：outstd_logic)；_enddff1；architectureoneofdisarchitecureoneofdfflis-實體名不正確，dff1beginprocessprocess(clk)-VHDL中大小寫無影響beginifclk=1if(clkeventandclk=1)then-題目要求是上升沿控制的D觸發(fā)器thenQ=d;Q=d;_-then一般緊接if語句endif;endprocess;-少了個“；”號廣東技術(shù)師范學(xué)院電子與

16、信息學(xué)院10應(yīng)用電子技術(shù)教育2班第9頁（不含草稿紙部分共10頁）endd;endone;_-結(jié)構(gòu)體名不正確,one四、VHDL 程序填空：(10 分)下面程序是參數(shù)可定制帶計數(shù)使能異步復(fù)位計數(shù)器的VHDL描述， 試補充完整。程序-N-bitUpCounterwithLoad,CountEnable,and第10頁(不含草稿紙部分共10頁SELCOUT00AorB01AxorB10AandB11AnorBOTHERS“XX”-AsynchronousResetlibraryieee;useIEEE.std_logic_1164.all;useIEEE._std_logic_unsigned_.a

17、ll;useIEEE.std_logic_arith.all;entitycounter_nis_generic_(width:integer:=8);port(data:instd_logic_vector(width-1downto0);load,en,clk,rst:_out_std_logic;q:outstd_logic_vector(_width-1_downto0);endcounter_n;architecturebehaveofcounter_nissignalcount:std_logic_vector(width-1downto0);beginprocess(clk,rs

18、t)beginifrst=1thencountO);清零一一 others=0是比較專業(yè)的寫法，可以 count=“00000000”;,8 位標(biāo)準(zhǔn)向量，直接每一位給 0；elsif_(clkeventandclk=1)then邊沿檢測ifload=1thencount=data;_elsif_en=1thencount=count+1;_endif;endif;endprocess;_qCoutCoutCoutCoutCout=XX;endcase;endprocess;endbehave;結(jié)構(gòu)體behave2描述architecturebehave2ofmyMuxis-采用whenelse語句描述beginCoutX,C1=Z,B1=Y);endbehave;注：此題，在題目中已注明