1、可可編程邏輯器件原理及應(yīng)用編程邏輯器件原理及應(yīng)用數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與C CPLDPLD專題實(shí)驗(yàn)專題實(shí)驗(yàn)符均 z 電信學(xué)院數(shù)據(jù)廣播研究中心z z 西一樓803 bbs帳戶:fujunz 科研: 數(shù)據(jù)廣播系統(tǒng)，DVB，DAB；數(shù)字系統(tǒng)設(shè)計(jì)；z 硬件設(shè)計(jì)；z 教學(xué): 數(shù)字邏輯、數(shù)字系統(tǒng)設(shè)計(jì)與CPLD應(yīng)用,z 輔導(dǎo)研究生課程可編程邏輯器件原理及應(yīng)用z 競(jìng)賽: 全國(guó)電子線路競(jìng)賽輔導(dǎo)、SOPC設(shè)計(jì)競(jìng)賽輔導(dǎo)z 其它本課程安排：本課程安排： 學(xué)時(shí)：（課堂教學(xué)12上機(jī)實(shí)驗(yàn)20）課堂教學(xué)內(nèi)容：課堂教學(xué)內(nèi)容： 第一章、概論（FPGA、 SOC技術(shù)的發(fā)展、原理及應(yīng) 用領(lǐng)域） 第二章、FPGA設(shè)計(jì)（QUARTU

2、SII學(xué)習(xí) 、FPGA設(shè)計(jì) ） 第三章、SOC設(shè)計(jì)（FPSLIC、NIOSII） 第四章、數(shù)字系統(tǒng)設(shè)計(jì) (數(shù)字系統(tǒng)設(shè)計(jì)方法 硬件電路相關(guān)設(shè)計(jì)知識(shí) 流行新芯片和新技術(shù))參考資料參考資料參考資料：參考資料： CPLD技術(shù)及其應(yīng)用宋萬(wàn)杰 等編著 西安電子科大出版社出版 VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) 侯伯亨 顧新 等編著 西安電子科技大學(xué)出版社 挑戰(zhàn)SOC相關(guān)網(wǎng)址： FPGA：Field Programmable Gates Array CPLD：Complex Programmable Logic Device SOC:system on chip 主流公司： Altera、Xilinx等

3、 簡(jiǎn)要的說就是可以根據(jù)需要任意設(shè)計(jì)完成相 應(yīng)功能的數(shù)字集成電路芯片系統(tǒng)。 數(shù)字電路的積木游戲。 可編程邏輯器件概念可編程邏輯器件概念GAL: Generic Array Logic 通用陣列邏輯通用陣列邏輯相關(guān)專業(yè)名詞相關(guān)專業(yè)名詞PLD：Programmable Logic Device 可編程邏輯器件可編程邏輯器件CPLD：Complex Programmable Logic Device 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件EPLD：Erasable Programmable Logic Device 可擦除可編程邏輯器件可擦除可編程邏輯器件FPGA：Field Programmable

4、Gate Array 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列VHDL：Very High Speed Integrated Circuit Hardware Description Language 超高速集成電路硬件描述語(yǔ)言超高速集成電路硬件描述語(yǔ)言ASIC：Application Specific Integrated Circuit 特定用途集成電路特定用途集成電路ASSP：Application Specific Standard Product 專用標(biāo)準(zhǔn)半導(dǎo)體產(chǎn)品專用標(biāo)準(zhǔn)半導(dǎo)體產(chǎn)品 三類器件的主要性能指標(biāo)比較 ASIC：Application Specific Integrated Cir

5、cuits指 標(biāo)PLDASIC分離式邏輯速 度很好很好差集成度很好很好差價(jià) 格很好最好差開發(fā)時(shí)間很好差較好樣品及仿真時(shí)間很好差差制造時(shí)間很好差較好使用的難易成度很好差較好庫(kù)存風(fēng)險(xiǎn)很好差較好開發(fā)工具的支持很好很好差可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進(jìn)的改進(jìn)的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SOPC設(shè)計(jì)流程: 簡(jiǎn)單設(shè)計(jì)z設(shè)計(jì)方案 z設(shè)計(jì)輸入 1Hz設(shè)計(jì)處理 530Mz設(shè)計(jì)仿真 2Hz芯片編程 2Mz系統(tǒng)測(cè)試FPGA/CPLD應(yīng)用Te

6、st / MeasurementDigital VideoTechologiesRobot可編程邏輯器件的分類可編程邏輯器件的分類按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA PROMPROM表達(dá)的表達(dá)的PLD圖陣列圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0FPLAPLA邏輯陣列示意圖邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或 陣 列（

7、可 編 程 ）0A1A1A1A0A0A1F0FPAL0A1A1F0F0A1A1F0FPAL結(jié)構(gòu)：結(jié)構(gòu)：PAL的常用表示：的常用表示：GAL2071 90 34 781 21 11 51 61 92 02 32 42 72 83 11381 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M C84 85 51 395 66 31 2O L M CO L M C1 1I / C L KIIIIIIIII / O EI / O / QI / O / QI / O / QI / O

8、/ QI / O / QI / O / QI / O / QI / O / QC L KO EGAL16V8的結(jié)構(gòu)圖的結(jié)構(gòu)圖CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄 存 器旁路并行擴(kuò)展項(xiàng)通往 I/O模塊通往 PIA乘積項(xiàng)選擇矩陣來自 I/O引腳全局時(shí)鐘QDEN來自來自 PIA的的 36個(gè)信號(hào)個(gè)信號(hào)快速輸入選擇快速輸入選擇2CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(1) 邏輯陣列塊邏輯陣列塊(LAB)MAX7128S的結(jié)構(gòu)的結(jié)構(gòu)CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(2) 宏單元宏單元

9、(3) 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng)CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(4) 可編程連線陣列可編程連線陣列(5) 不同的不同的LAB通過在可編程連線陣列通過在可編程連線陣列(PIA)上布線，以相互連上布線，以相互連接構(gòu)成所需的邏輯。接構(gòu)成所需的邏輯。PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式(6)I/O控制塊控制塊EPM7128S器器件的件的I/O控制控制塊塊FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理查找表查找表0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu)查找表

10、LUT輸入1輸入2輸入3輸入4輸出FPGA查找表單元查找表單元：一個(gè)一個(gè)N輸入查找表輸入查找表 (LUT，Look Up Table)可以實(shí)現(xiàn)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功個(gè)輸入變量的任何邏輯功能，如能，如 N輸入輸入“與與”、 N輸入輸入“異或異或”等。等。輸入多于輸入多于N個(gè)的函數(shù)、方程必須分開用幾個(gè)查找表（個(gè)的函數(shù)、方程必須分開用幾個(gè)查找表（ LUT）實(shí)現(xiàn)實(shí)現(xiàn)輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表?基于查找表的結(jié)構(gòu)模塊基于查找表的結(jié)構(gòu)模塊 0000010100000101輸入 A 輸入 B 輸入C 輸入D 查找表輸出16x1RA

11、M查找表原理查找表原理多路選擇器FLEX10K系列器件系列器件FLEX 10K內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu).IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC邏輯單元邏輯單元.IOCIOC.IOCIOCIOCIOC.快速通道互連快速通道互連邏輯陣列塊邏輯陣列塊 (LAB)IOCIOC.連續(xù)布線和分段布線的比較連續(xù)布線連續(xù)布線 = 每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能連續(xù)布線 ( Altera 基于查找表（LUT）的 FPGA )LABLE.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA結(jié)構(gòu)

12、圖.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式陣列塊陣列塊(1) 邏輯單元邏輯單元LELE(LC)結(jié)構(gòu)圖結(jié)構(gòu)圖數(shù)據(jù)1Lab 控制 3LE 輸出進(jìn)位鏈級(jí)聯(lián)鏈查找表 (LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級(jí)聯(lián)輸入進(jìn)位輸出級(jí)聯(lián)輸出Lab 控制 1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab 控制 2Lab 控制 4(1) 邏輯單元邏輯單元LE進(jìn)位鏈連通進(jìn)位鏈連通LAB中的所有中的所有LE快速加法器快速加法器, 比較器和計(jì)數(shù)器比較器和計(jì)數(shù)器DFF進(jìn)位輸入進(jìn)位輸入(來自上一個(gè)邏輯單元來自上一個(gè)邏輯單元)S1LE1查找表查找表LUT進(jìn)位鏈進(jìn)位鏈DF

13、FS2LE2A1B1A2B2進(jìn)位輸出進(jìn)位輸出(到到 LAB中的下一個(gè)邏輯單元中的下一個(gè)邏輯單元)進(jìn)位鏈進(jìn)位鏈查找表查找表LUT(1) 邏輯單元邏輯單元LE兩種不同的級(jí)聯(lián)方式兩種不同的級(jí)聯(lián)方式“與與”級(jí)聯(lián)鏈級(jí)聯(lián)鏈“或或”級(jí)聯(lián)鏈級(jí)聯(lián)鏈LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址譯碼速度可達(dá)位地址譯碼速度可達(dá) 2.4 + 0.6x3=4.2 ns(2) 邏輯陣列邏輯陣列LAB是由一系列的相鄰是由一系列的相鄰LE構(gòu)成的構(gòu)成的圖圖2

14、-38-FLEX10K LAB的結(jié)構(gòu)圖的結(jié)構(gòu)圖z EAB的大小靈活可變z 通過組合EAB 可以構(gòu)成更大的模塊z 不需要額外的邏輯單元，不引入延遲， EAB 可配置為深度達(dá)2048的存儲(chǔ)器EAB 的字長(zhǎng)是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8(5) 嵌入式陣列塊嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式塊，是由一系列的嵌入式RAM單元構(gòu)成。單元構(gòu)成。用用EAB構(gòu)成不構(gòu)成不同結(jié)構(gòu)的同結(jié)構(gòu)的RAM和和ROM 輸出時(shí)鐘DRAM/ROM256x8512x41024x

15、22048x1DDD寫脈沖電路輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度 8,9,10,11 寫使能輸入時(shí)鐘工藝改進(jìn)促使供電電壓降低0 02 24 46 68 8101019921992199319931994199419951995199619961997199719981998199919992000200020012001電壓電壓5.0 V3.3 V2.5 V1.8 V供電電壓供電電壓FPGA/CPLD多電壓兼容系統(tǒng)內(nèi)核電壓 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 輸入輸 出 電 位標(biāo)準(zhǔn) Vccio工藝zEEPROM:

16、MAX7000SzFLASH :XC9500XL，MAXII,PROASICzANTI-FUSE ：ACTELzSRAM: FGPAFPGA/CPLD生產(chǎn)商 ALTERAFPGA： cycloneII系列：ep2c35 STRATIX系列：ep2s180CPLD： MAXII系列：EPM240 FPGA： SPARTANIII系列 Virtex系列CPLD： coolrunnerII系列XILINXPLD Design FlowSynthesis - Translate Design into Device Specific Primitives - Optimization to Meet

17、Required Area & Performance Constraints - Spectrum, Synplify, Quartus IIDesign SpecificationPlace & Route - Map Primitives to Specific Locations Inside Target Technology with Reference to Area & Performance Constraints - Specify Routing Resources to Be UsedDesign Entry/RTL Coding - Behav

18、ioral or Structural Description of DesignRTL Simulation - Functional Simulation (Modelsim, Quartus II) - Verify Logic Model & Data Flow (No Timing Delays) LEM512M4KI/OPLD Design FlowTiming Analysis - Verify Performance Specifications Were Met - Static Timing AnalysisGate Level Simulation - Timin

19、g Simulation - Verify Design Will Work in Target Technology PC Board Simulation & Test - Simulate Board Design - Program & Test Device on Board - Use SignalTap II for DebuggingtclkFPGA/CPLD測(cè)試技術(shù)測(cè)試技術(shù)JTAG邊界掃描測(cè)試邊界掃描測(cè)試邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu)引 腳描 述功 能TDI測(cè)試數(shù)據(jù)輸入(Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移

20、入。TDO測(cè)試數(shù)據(jù)輸出(Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCK 的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。TMS測(cè)試模式選擇(Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé) TAP 控制器的轉(zhuǎn)換。TMS 必須在TCK 的上升沿到來之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到BST 電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路(在IEEE 規(guī)范中，該引腳可選)。JTAG邊界掃描測(cè)試邊界掃描測(cè)試邊界掃描邊界掃描

21、IO引腳功能引腳功能CPLD和和FPGA的編程與配置的編程與配置10芯下載口芯下載口引腳12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND接口各引腳信號(hào)名稱接口各引腳信號(hào)名稱 FPGA與與CPLD的的配置與編程方案配置與編程方案ISPISP功能提高設(shè)計(jì)和應(yīng)用的靈活性功能提高設(shè)計(jì)和應(yīng)用的靈活性n 減少對(duì)器減少對(duì)器件的觸摸件的觸摸和損傷和損傷n 不計(jì)較器不計(jì)較器件的封裝件的封裝形式形式n 允許一般的允許一般的存儲(chǔ)存儲(chǔ)n 樣機(jī)制造方樣機(jī)制造方便便n 支持生產(chǎn)和支持生產(chǎn)和測(cè)試流程

22、中測(cè)試流程中的修改的修改n 允許現(xiàn)場(chǎng)硬允許現(xiàn)場(chǎng)硬件升級(jí)件升級(jí)n 迅速方便地迅速方便地提升功能提升功能未編程前先焊未編程前先焊接安裝接安裝系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場(chǎng)重在系統(tǒng)現(xiàn)場(chǎng)重編程修改編程修改此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAG接口接口 ALTERA 的 ByteBlaster（MV）下載接口 FPGA的配置方案的配置方案FPGA的3種常用的 標(biāo)準(zhǔn)下載配置模式1、Passive Serial Mode3、JTAG Mode2、Active Serial Mode FPGA配置配置JTAG配置端口FPGAPS配置端口PC機(jī)配置適配電路配置器件或配置電路

23、AS配置端口專用FLASH配置器件ASAS端口端口FLASHFLASH專用器件配置專用器件配置 PC機(jī)Cyclone系列 FPGAEPCSXEPCSX配置芯片配置芯片ByteBlasterII配置電路配置配置 編程編程ASAS配配置端置端口口ByteBlaster(MV)配置電路ByteBlasterII配置電路POFPOF硬件購(gòu)建配硬件購(gòu)建配置文件置文件NiosNios工作軟件工作軟件Nios嵌入式系統(tǒng)缺點(diǎn)缺點(diǎn)：1 1、只適合于、只適合于CycloneCyclone系列器件系列器件2 2、無(wú)法用于實(shí)時(shí)多任務(wù)重配置、無(wú)法用于實(shí)時(shí)多任務(wù)重配置FPGA普通單片機(jī)普通單片機(jī)EPROM或串行E平方RO

24、MPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0PSPS端口單片機(jī)軟件方式配置端口單片機(jī)軟件方式配置單片機(jī)I/O端口單片機(jī)軟件配置方案單片機(jī)軟件配置方案缺點(diǎn)缺點(diǎn)：1 1、配置過程中易受干擾，可靠性低，不能用于可靠性要求高的領(lǐng)域。、配置過程中易受干擾，可靠性低，不能用于可靠性要求高的領(lǐng)域。2 2、配置速度慢，不能用于反應(yīng)速度要求高的領(lǐng)域。、配置速度慢，不能用于反應(yīng)速度要求高的領(lǐng)域。3 3、可配置的、可配置的FPGAFPGA規(guī)模小，無(wú)法用于大于規(guī)模小，無(wú)法用于大于1010K30K30乃至乃至SOPCSOPC領(lǐng)域的器件配置。領(lǐng)域的器件配置。4 4、電路面積比較大、電路面

25、積比較大5 5、實(shí)驗(yàn)?zāi)Ｊ讲灰?guī)范、實(shí)驗(yàn)?zāi)Ｊ讲灰?guī)范使用單片機(jī)配置使用單片機(jī)配置FPGAMCU用用PPS模式配置模式配置FPGA電路電路通過EDA工具中的LPM模塊調(diào)用如LPM_ROM，LPM_FIFO等FPGA中的硬件EAB/ESB硬核硬核IPIP或嵌入式硬件模塊（如或嵌入式硬件模塊（如EABEAB）調(diào)用圖示調(diào)用圖示通過LPM編輯器或直接編輯設(shè)計(jì)（調(diào)用），以及參數(shù)設(shè)定LPM模塊的相關(guān)底層文件（或元件）頂層系統(tǒng)調(diào)用產(chǎn)生HARDCOPY文件ASIC無(wú)縫轉(zhuǎn)化ALTERA ALTERA HARDCOPYHARDCOPY ASIC ASIC設(shè)計(jì)流程設(shè)計(jì)流程FPGA硬件系統(tǒng)測(cè)試仿真ASIC頂層設(shè)計(jì)STRATI

26、X系列FPGAvAVRv內(nèi)部結(jié)構(gòu)圖AVR CPU管腳排列及功能通訊方式v8位通用IO并行通訊:PA,PB,PC,PDvRS232/UART串行通訊：TXD,RXDvI2C串行通訊：SDA,SCLvSPI串行通訊：MCK,MOSI,MISOv中斷計(jì)數(shù)通訊：INT0,INT1,T0,T1vPWM產(chǎn)生：OC1A,OC1Bv時(shí)鐘：XTAL/CLKUART/RS232串口I2C接口應(yīng)用I2C接口電路I2C接口時(shí)序SPI接口并口EPP模式通訊握手?jǐn)?shù)據(jù)寫周期傳輸過程：v1.程序執(zhí)行EPP數(shù)據(jù)口I/O寫；v2.nWRITE有效，數(shù)據(jù)送到并行口；v3.若nWAIT為低， nDATASTB有效；v4.端口等待外設(shè)

27、nWAIT變高響應(yīng)；v5.nDATASTB無(wú)效，EPP周期結(jié)束；v6.ISA I/O周期結(jié)束；v7.外設(shè)置低nWAIT,指示可以開始下一個(gè)周期CPU與FPGA比較vCPU串行執(zhí)行指令v多接口v硬件串并行通訊接口，通過訪問寄存器方便實(shí)現(xiàn)v一個(gè)系統(tǒng)時(shí)鐘，指令按照時(shí)鐘同步v單一電壓接口標(biāo)準(zhǔn)v管腳固定v可加密v適用于做系統(tǒng)核心控制vFPGA電路獨(dú)立并行觸發(fā)v任意組多接口v通訊接口需要編寫，高級(jí)通訊接口可以直接使用IP核生成如PCI,SDRAMv可存在多個(gè)獨(dú)立時(shí)鐘v多電壓標(biāo)準(zhǔn)vIO管腳可任意編程v部分可加密v適用于做硬件數(shù)字信號(hào)處理算法，數(shù)據(jù)通道處理，多設(shè)備接口存儲(chǔ)器類型vSRAM,DRAM,SDRAM

28、,DDRRAMvROM,PROM,EPROM,EEPROMvFIFOv雙端口RAMvSRAM結(jié)構(gòu)SRAM管腳Nios Development Kits, Stratix & Cyclone Edition8 MB FlashConfiguration Controller (MAX 7128AE)10/100 Ethernet MAC/PHY & RJ-45 ConnectorCompact Flash(Connector Mounted on Back)16 MB SDRAMPower ConnectorByteBlaster ConnectorSerial RS-232 C

29、onnectors1MB SRAMButtonsLEDs7 SegmentExpansion Prototype Connectors(40 I/O pins each)Configuration ControlCPU ResetNios Development Kits, Stratix & Cyclone Edition8 MB FlashConfiguration Controller (MAX 7128AE)10/100 Ethernet MAC/PHY & RJ-45 ConnectorCompact Flash(Connector Mounted on Back)1

30、6 MB SDRAMPower ConnectorByteBlaster ConnectorSerial RS-232 Connectors1MB SRAMButtonsLEDs7 SegmentExpansion Prototype Connectors(40 I/O pins each)Configuration ControlCPU ResetzPipelined RISC Architecturez16-Bit InstructionszLarge Internal Register Filez32-Bit or 16-Bit Configurable Data Pathz64 Pri

31、oritized InterruptszOptional Instruction & Data CachezHarvard ArchitectureyInstruction & Data Ports Based on Simultaneous Multi-Master Avalon BuszOptional Performance Optimization FeatureszCustom InstructionsIRQ: Interrupt RequestALU: Arithmetic Logic UnitOperandFetch &StoreInstructionFe

32、tch &DecodeProgramCounterGeneral PurposeRegister FileInterruptControlMUXClockEnable166Instruction AddressInstructioninClockWaitResetIRQ NumberIRQData InData AddressData OutByte EnableRead/Write ALUNios Processor CharacteristicsNios Development Kits, Stratix & Cyclone Edition8 MB FlashConfigu

33、ration Controller (MAX 7128AE)10/100 Ethernet MAC/PHY & RJ-45 ConnectorCompact Flash(Connector Mounted on Back)16 MB SDRAMPower ConnectorByteBlaster ConnectorSerial RS-232 Connectors1MB SRAMButtonsLEDs7 SegmentExpansion Prototype Connectors(40 I/O pins each)Configuration ControlCPU Resetz Pipeli

34、ned RISC Architecturez 16-Bit Instructionsz Large Internal Register Filez 32-Bit or 16-Bit Configurable Data Pathz 64 Prioritized Interruptsz Optional Instruction & Data Cachez Harvard Architecturey Instruction & Data Ports Based on Simultaneous Multi-Master Avalon Busz Optional Performance Optimization Featuresz Custom InstructionsIR