1、2022-6-16GUET School of Information & Communications1數(shù)字邏輯A主講：信息與通信學(xué)院主講：信息與通信學(xué)院 謝躍雷謝躍雷 2022-6-16GUET School of Information & Communications2一、含一、含MSI部件的組合邏輯電路的分析方法部件的組合邏輯電路的分析方法1.1.以譯碼器、數(shù)據(jù)選擇器為核心的組合邏輯電路以譯碼器、數(shù)據(jù)選擇器為核心的組合邏輯電路 寫出邏輯表達(dá)式；寫出邏輯表達(dá)式； 列出真值表；列出真值表； 分析電路的邏輯功能。分析電路的邏輯功能。 2.2.以優(yōu)先編碼器、超前進(jìn)位加法器、數(shù)值比較器為核心的

2、以優(yōu)先編碼器、超前進(jìn)位加法器、數(shù)值比較器為核心的組合邏輯電路組合邏輯電路 列出邏輯真值表；列出邏輯真值表； 分析電路的邏輯功能。分析電路的邏輯功能。 4.4 4.4 利用利用MSIMSI組合電路的分析與設(shè)計方法組合電路的分析與設(shè)計方法 以常用以常用MSI組合邏輯單元電路為主構(gòu)成的組合邏輯電路稱組合邏輯單元電路為主構(gòu)成的組合邏輯電路稱為為單元級組合邏輯電路單元級組合邏輯電路。2022-6-16GUET School of Information & Communications3例：分析下圖電路的邏輯功能。例：分析下圖電路的邏輯功能。 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS13

3、8 A2 A1 A0 S1 S2 S3 C B A 1 & & Z1 Z2 CABCBACBAmmmmmmZ6416411 ABCCBAmmmmZ75752 解：解：邏輯表達(dá)式邏輯表達(dá)式2022-6-16GUET School of Information & Communications4邏輯真值表邏輯真值表2022-6-16GUET School of Information & Communications5例：分析下圖電路的邏輯功能。例：分析下圖電路的邏輯功能。 D10 D11 D13 S1 D12 S2 D20 D23 D22 D21 74LS153 A1 A0 Y1 Y2 Y2 Y

4、1 1 A B 0 C 1 0 ABCCBACBACBACABCBACBACBAY1 ABCBABCA1ABCBACBA0BAY2 解：解：邏輯表達(dá)式邏輯表達(dá)式2022-6-16GUET School of Information & Communications6邏輯真值表邏輯真值表功能分析功能分析 此電路是此電路是1 1位加法器。位加法器。A A是是低位的進(jìn)位低位的進(jìn)位CICI，B B、C C是兩個加是兩個加數(shù)，數(shù)，Y Y1 1為加法器的和為加法器的和S S，Y Y2 2為加為加法器向高位的進(jìn)位法器向高位的進(jìn)位COCO。2022-6-16GUET School of Information

5、 & Communications7 B3 A3 B2 A2 B1 A1 B0 A0 1 0 0 1 D3 D2 D1 D0 0 I(A B ) Y(A B ) 4585 1 A3 A2 A1 A0 B3 B2 B1 B0 Y3 Y2 Y1 Y0 Y3 Y2 Y1 Y0 CI 0 CO CO 0 74LS283 例：分析下圖電路的邏輯功能。例：分析下圖電路的邏輯功能。4 4位加法器位加法器4 4位數(shù)值比較器位數(shù)值比較器2022-6-16GUET School of Information & Communications8解：解：邏輯真值表邏輯真值表分析：分析：當(dāng)當(dāng)D D3 3D D0 099

6、時，時，Y Y（ABAB）0 0，Y Y3 3Y Y0 0等于等于D D3 3D D0 0，即為十進(jìn)，即為十進(jìn)制數(shù)的制數(shù)的0 09 9；當(dāng)當(dāng)D D3 3D D0 09 9時，時，Y Y（ABAB）1 1，則加法器將則加法器將D D3 3D D0 0 加上加上6 6，Y Y3 3Y Y0 0就等于調(diào)整后的十進(jìn)制就等于調(diào)整后的十進(jìn)制數(shù)的數(shù)的個位個位，同時，同時COCO1 1表示十表示十進(jìn)制數(shù)的進(jìn)制數(shù)的十位十位。結(jié)論：結(jié)論： 此電路是將此電路是將4 4位二進(jìn)制位二進(jìn)制數(shù)數(shù)D D3 3D D0 0轉(zhuǎn)化為十進(jìn)制數(shù)的轉(zhuǎn)化為十進(jìn)制數(shù)的8421BCD8421BCD碼的電路。碼的電路。2022-6-16GUET

7、 School of Information & Communications9 進(jìn)行進(jìn)行邏輯抽象，列出邏輯真值表邏輯抽象，列出邏輯真值表。 根據(jù)真值表，寫出相應(yīng)的根據(jù)真值表，寫出相應(yīng)的邏輯函數(shù)表達(dá)式邏輯函數(shù)表達(dá)式。 將邏輯函數(shù)表達(dá)式將邏輯函數(shù)表達(dá)式變換變換為適當(dāng)?shù)男问剑詽M足組合邏輯為適當(dāng)?shù)男问?，以滿足組合邏輯單元電路芯片的輸入、輸出要求。單元電路芯片的輸入、輸出要求。 根據(jù)變換的邏輯函數(shù)表達(dá)式畫出根據(jù)變換的邏輯函數(shù)表達(dá)式畫出邏輯電路連接圖邏輯電路連接圖。 （切記：組合邏輯單元電路的附加控制端的連接?。ㄇ杏洠航M合邏輯單元電路的附加控制端的連接！） 二、單元級組合邏輯電路的設(shè)計方法二、單元級

8、組合邏輯電路的設(shè)計方法分析過程一般按下列步驟進(jìn)行：分析過程一般按下列步驟進(jìn)行： 邏輯圖邏輯圖實際邏實際邏輯問題輯問題真值表真值表邏輯表達(dá)式邏輯表達(dá)式適當(dāng)?shù)倪夁m當(dāng)?shù)倪壿嫳磉_(dá)式輯表達(dá)式變換變換2022-6-16GUET School of Information & Communications101.1.用譯碼器設(shè)計組合邏輯電路用譯碼器設(shè)計組合邏輯電路寫出函數(shù)的寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式（最小項之和）標(biāo)準(zhǔn)與或表達(dá)式（最小項之和），并，并變換為變換為與非與非- -與非形式與非形式 ；畫出用二進(jìn)制譯碼器和與非門實現(xiàn)這些函數(shù)的接畫出用二進(jìn)制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。線圖。 n n線線2 2n

9、n線譯碼器有線譯碼器有2 2n n個代碼組合，包含了個代碼組合，包含了n n變量函數(shù)變量函數(shù)的全部最小項。當(dāng)譯碼器的的全部最小項。當(dāng)譯碼器的使能端有效使能端有效時，每個輸出時，每個輸出（一（一般為低電平輸出）般為低電平輸出）對應(yīng)相應(yīng)的最小項對應(yīng)相應(yīng)的最小項, ,即即 。因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。 iiiMmY 一般步驟：一般步驟：2022-6-16GUET School of Information & Communication

10、s11例：試?yán)美涸嚴(yán)? 3線線8 8線譯碼器線譯碼器74LS13874LS138設(shè)計一個多輸出的組合設(shè)計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：邏輯電路。輸出的邏輯函數(shù)式為： ABCBAZ 1CBACAZ 2BAZ 3解：解：最小項之和形式最小項之和形式7601mmmABCCABCBAZ 4312mmmCBABCACBAZ 54323mmmmCBACBABCACBABABAZ 化為與非與非式化為與非與非式7607601mmmmmmZ 4314312mmmmmmZ 543254323mmmmmmmmZ 2022-6-16GUET School of Information & Com

11、munications12畫邏輯電路畫邏輯電路 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138 A2 A1 A0 S1 S2 S3 C B A 1 & & & Z2 Z3 Z1 2022-6-16GUET School of Information & Communications13例：試?yán)美涸嚴(yán)? 3線線8 8線譯碼器產(chǎn)生一組多輸出邏輯函數(shù)。線譯碼器產(chǎn)生一組多輸出邏輯函數(shù)。CBABCACAZ1 CBABCZ2 BCAAZ3 ABCCBCBAZ4 解：當(dāng)解：當(dāng)S=1S=1時，時，3 3線線8 8線譯碼器各輸出端的函數(shù)式為：線譯碼器各輸出端的函數(shù)式為： 將將Z Z1 1Z

12、 Z4 4化為最小項之和的形式：化為最小項之和的形式：65431mmmmCBABCACBACABZ 7312mmmCBABCAABCZ 765433mmmmmBCACBACABCBAABCZ 74204mmmmABCCBACBACBAZ 2022-6-16GUET School of Information & Communications14 經(jīng)轉(zhuǎn)換得：經(jīng)轉(zhuǎn)換得：Z1= m3 m4 m5 m6Z2= m1 m3 m7 Z3= m3 m4 m5 m6m7Z4= m0 m2 m4 m7Y0Y1Y2Y3Y4Y5Y6Y774LS138A2A1A0S1S2S3CBA10&Z4Z2Z3Z1 畫邏輯圖畫邏

13、輯圖2022-6-16GUET School of Information & Communications152.2.用數(shù)據(jù)選擇器設(shè)計組合邏輯電路用數(shù)據(jù)選擇器設(shè)計組合邏輯電路120niiimDY因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入D Di i來選擇地址變量來選擇地址變量組成的最小項組成的最小項m mi i，可以實現(xiàn)任何所需的組合邏輯函數(shù)。，可以實現(xiàn)任何所需的組合邏輯函數(shù)。 如果一個如果一個MUXMUX的地址變量個數(shù)為的地址變量個數(shù)為n n，則對這個，則對這個2 2n n

14、選選1 1的的MUXMUX的輸出具有標(biāo)準(zhǔn)與或表達(dá)式的形式。的輸出具有標(biāo)準(zhǔn)與或表達(dá)式的形式。 若組合邏輯函數(shù)的輸入變量若組合邏輯函數(shù)的輸入變量為為K K個個，MUXMUX的地址變量的地址變量為為n n個個，則有三種情況：，則有三種情況：K Kn n、KnKn、KnKn Kn （K Kn+1n+1）例：試用例：試用4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS15374LS153實現(xiàn)如下邏輯函數(shù)的組實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。合邏輯電路。ABCCBACBCAY 解：邏輯函數(shù)變形為最小項之和形式解：邏輯函數(shù)變形為最小項之和形式ABCCBACABCBABCACBA ABCCBACBCAY 33221

15、1003210DmDmDmDmmCmmCmABCBABACBACCABCBACCBACBA )()(比較可得：當(dāng)比較可得：當(dāng) A A1 1A A0 0AB AB 時，時， D D0 0=C=C，D D1 1=1=1，D D2 2=C=C，D D3 3=1=1選地址選地址A A1 1A A0 0=AB=AB2022-6-16GUET School of Information & Communications18 C 1 C 1 A B 0 Y 74LS153 D0 D1 D2 D3 A1 A0 S Y 21 2022-6-16GUET School of Information & Commu

16、nications19 Kn Kn例：試用例：試用8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS15174LS151實現(xiàn)如下邏輯函數(shù)的組實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。合邏輯電路。BABAY 解：邏輯函數(shù)變形為最小項之和形式解：邏輯函數(shù)變形為最小項之和形式3322110021mDmDmDmD mmBABAY 比較可得：比較可得： A A2 2=0=0，A A1 1=A=A，A A0 0=B=BD D0 0=0=0，D D1 1=1=1，D D2 2=1=1，D D3 3=0=0D D4 4=D=D5 5=D=D6 6=D=D7 7=0=02022-6-16GUET School of Infor

17、mation & Communications203.3.用加法器設(shè)計組合邏輯電路用加法器設(shè)計組合邏輯電路例：試用例：試用4 4位超前進(jìn)位加法器位超前進(jìn)位加法器74LS28374LS283構(gòu)成構(gòu)成4 4位減法器。位減法器。解：設(shè)被減數(shù)為解：設(shè)被減數(shù)為A A3 3A A2 2A A1 1A A0 0，減數(shù)為，減數(shù)為B B3 3B B2 2B B1 1B B0 0。由二進(jìn)制運算法則可知，。由二進(jìn)制運算法則可知，A A3 3A A2 2A A1 1A A0 0減去減去B B3 3B B2 2B B1 1B B0 0等于等于A A3 3A A2 2A A1 1A A0 0加上加上B B3 3B B2

18、2B B1 1B B0 0的補(bǔ)碼。而的補(bǔ)碼。而補(bǔ)碼等于補(bǔ)碼等于反碼加反碼加1 1。故。故B B3 3B B2 2B B1 1B B0 0的補(bǔ)碼可以利用非門求的補(bǔ)碼可以利用非門求B B3 3B B2 2B B1 1B B0 0的反碼，利用的反碼，利用低位進(jìn)位輸入端低位進(jìn)位輸入端CICI接接1 1實現(xiàn)實現(xiàn)B B3 3B B2 2B B1 1B B0 0的反碼加的反碼加1 1。 1 A3 A2 A1 A0 B3 B0 B1 B2 CI CO 74LS283 Y3 Y2 Y1 Y0 1 A3 A2 A1 A0 B3 B2 B1 B0 1 1 1 Y3 Y2 Y1 Y0 2022-6-16GUET Sc

19、hool of Information & Communications21例：設(shè)計一個能將例：設(shè)計一個能將BCDBCD代碼轉(zhuǎn)換為余代碼轉(zhuǎn)換為余3 3代碼的代碼轉(zhuǎn)換器。代碼的代碼轉(zhuǎn)換器。DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100輸入輸出解：列出代碼轉(zhuǎn)換電路的邏輯真值表：解：列出代碼轉(zhuǎn)換電路的邏輯真值表：可得：可得： Y3Y2Y1Y0=DCBA+ 0011A3A2A1A0B3B0B1B2CICOS3S2S1S074LS283Y3Y2Y1Y0ABCD0120

20、22-6-16GUET School of Information & Communications224.5 4.5 組合邏輯電路中的競爭與冒險組合邏輯電路中的競爭與冒險 一、競爭與冒險現(xiàn)象一、競爭與冒險現(xiàn)象 在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，由在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，由于門電路的傳輸延遲時間的不同，則到達(dá)電路中某一會合于門電路的傳輸延遲時間的不同，則到達(dá)電路中某一會合點的時間有先有后，這種現(xiàn)象稱為點的時間有先有后，這種現(xiàn)象稱為競爭競爭。1A&FFAAtpd 由于競爭而使電路輸出出現(xiàn)不符合門電路穩(wěn)態(tài)下的邏由于競爭而使電路輸出出現(xiàn)不符合門電路穩(wěn)態(tài)下的邏輯功能的現(xiàn)象

21、，即出現(xiàn)了輯功能的現(xiàn)象，即出現(xiàn)了尖峰脈沖（毛刺）尖峰脈沖（毛刺），這種現(xiàn)象稱，這種現(xiàn)象稱為為冒險冒險。0AAF 正脈沖正脈沖“1”1”型冒險型冒險演示演示2022-6-16GUET School of Information & Communications231&BACF1AAtpdABACFCAABF ABAC1AAF 當(dāng)當(dāng)B=C=1B=C=1時，時，注意：競爭的存在不一定都會產(chǎn)生冒險（毛刺）。注意：競爭的存在不一定都會產(chǎn)生冒險（毛刺）。由于不同的傳輸路徑的門電路的由于不同的傳輸路徑的門電路的延遲延遲造成的競爭造成的競爭 自競爭自競爭。負(fù)脈沖負(fù)脈沖“0”0”型冒險型冒險演示演示2022-6

22、-16GUET School of Information & Communications24&ABYABY 由于門電路的兩個輸入信號同時向相反的電平跳變時由于門電路的兩個輸入信號同時向相反的電平跳變時有時間差造成的競爭有時間差造成的競爭 互競爭。互競爭。2022-6-16GUET School of Information & Communications25 一個變量以原變量和反變量出現(xiàn)在邏輯函數(shù)一個變量以原變量和反變量出現(xiàn)在邏輯函數(shù)F F中時，則中時，則該變量是具有競爭條件的變量。如果消去其他變量（令其該變量是具有競爭條件的變量。如果消去其他變量（令其他變量為他變量為0 0或或1 1）

23、，留下具有競爭條件的變量，），留下具有競爭條件的變量，若函數(shù)出現(xiàn)若函數(shù)出現(xiàn)則產(chǎn)生則產(chǎn)生負(fù)負(fù)的尖峰脈沖的冒險現(xiàn)象，的尖峰脈沖的冒險現(xiàn)象，“0”0”型冒險；型冒險；若函數(shù)出現(xiàn)若函數(shù)出現(xiàn)則產(chǎn)生則產(chǎn)生正正的尖峰脈沖的冒險現(xiàn)象，的尖峰脈沖的冒險現(xiàn)象，“1”1”型冒險。型冒險。 二、競爭冒險現(xiàn)象的檢查方法二、競爭冒險現(xiàn)象的檢查方法1. 1. 代數(shù)識別法代數(shù)識別法AAF AAF 2022-6-16GUET School of Information & Communications26CAABY ”型型冒冒險險存存在在“時時，當(dāng)當(dāng)0 AAY1CB 例：用代數(shù)識別法檢查競爭冒險現(xiàn)象。例：用代數(shù)識別法檢查競爭冒

24、險現(xiàn)象。解：解：A A是具有競爭條件的變量。是具有競爭條件的變量。2022-6-16GUET School of Information & Communications27CABAACY 例：用代數(shù)識別法判斷電路是否存在冒險現(xiàn)象。例：用代數(shù)識別法判斷電路是否存在冒險現(xiàn)象。解：解：A A和和C C是具有競爭條件的變量。是具有競爭條件的變量。型型冒冒險險存存在在變變量量時時，當(dāng)當(dāng)0A AAY1CB 變量變量C C不存在冒險現(xiàn)象。不存在冒險現(xiàn)象。2022-6-16GUET School of Information & Communications28 如果兩卡諾圈如果兩卡諾圈相切相切，而相切處又

25、，而相切處又未未被其它卡諾圈包圍，被其它卡諾圈包圍，則可能發(fā)生冒險現(xiàn)象。則可能發(fā)生冒險現(xiàn)象。如圖，圖上兩卡諾圈相切，當(dāng)輸入變量如圖，圖上兩卡諾圈相切，當(dāng)輸入變量ABCABC由由011011變?yōu)樽優(yōu)?11111時，時，Y Y從一個卡諾圈進(jìn)入另一個卡諾圈，若把圈外函數(shù)值從一個卡諾圈進(jìn)入另一個卡諾圈，若把圈外函數(shù)值視為視為0 0，則函數(shù)值可能按，則函數(shù)值可能按 1- 0 -11- 0 -1 變化，從而出現(xiàn)毛刺。變化，從而出現(xiàn)毛刺。2. 2. 卡諾圖識別法卡諾圖識別法ABC0100011110Y Y1111CAABY 2022-6-16GUET School of Information & Comm

26、unications29 毛刺很窄毛刺很窄，因此常在輸出端對地并接濾波電容，因此常在輸出端對地并接濾波電容C C，或或在本級輸出端與下級輸入端之間，串接一個積分電路，在本級輸出端與下級輸入端之間，串接一個積分電路，可可將尖峰脈沖消除。但將尖峰脈沖消除。但C C或或R R、C C的引入會使輸出波形的引入會使輸出波形邊沿變邊沿變斜斜，故參數(shù)要選擇合適，一般由實驗確定。，故參數(shù)要選擇合適，一般由實驗確定。 三、競爭冒險現(xiàn)象的消除三、競爭冒險現(xiàn)象的消除1. 1. 接入濾波電容法接入濾波電容法加濾波電路排除冒險加濾波電路排除冒險 (a)RCU0(b)U1U02022-6-16GUET School of Information & Communications