1、約束的分類時序約束：標準設(shè)計的時序行為，表達設(shè)計者期望滿足的時序要求，指導(dǎo)綜合和布局布線階段的優(yōu)化算法等。區(qū)域與位置約束：用于指定芯片I/O管腳位置以及指導(dǎo)實現(xiàn)工具在芯片指定的物理區(qū)域進行布局布線。其它約束：泛指目標芯片型號、電氣特性等約束屬性。時序約束與時序分析根底時序約束的概念：時序約束主要包括周期約束FFS到FFS，即觸發(fā)器到觸發(fā)器和偏移約束IPAD到FFS、FFS到OPAD以及靜態(tài)路徑約束IPAD到OPAD等3種。 附加時序約束的一般策略是先附加全局約束，然后對 快速和慢速例外路徑附加專門約束。 附加全局約束時，首先定義設(shè)計的所有時鐘，對各時鐘域內(nèi)的同步元件進行分組，對分組附加周期約束

2、，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。 附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。 時序約束的根本作用提高設(shè)計的工作頻率 ： 通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。 獲得正確的時序分析報告： FPGA設(shè)計平臺都包含靜態(tài)時序分析工具，利用這類工具可以獲得映射或布局布線后的時序分析報告，從而對設(shè)計的性能做出評估。指定FPGA/CPLD引腳位置與電氣標準 1 可編程特性使電路板設(shè)計加工和FPGA設(shè)計可以同時進行，而不必等FPGA引腳

3、位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時間 2 通過約束還可以指定IO引腳所支持的接口標準和其他電氣特性 設(shè)計中常用的時序概念周期最大時鐘頻率時鐘建立時間時鐘保持時間時鐘到輸出延時管腳到管腳延時Slach時鐘偏斜周期與最大時鐘頻率TCLK = TCKO +TLOGIC +TNET +TSETUP TCLK_SKEWTCLK_SKEW = TCD2 TCD1 其中TCKO為存放器固有的時鐘輸出延遲，TLOGIC為同步元件之間的組合邏輯延遲，TNET為網(wǎng)線延遲，TSETUP存放器固有的建立時間，TCLK_SKEW為時鐘偏斜Fmax=1/ TCLK建立時間Tsu時鐘建立時間就是指時鐘到達前，數(shù)據(jù)和使能已經(jīng)

4、準備好的最小時間間隔 tsu = Data Delay Clock Delay + Micro tsuMicro tsu指的是一個觸發(fā)器內(nèi)部的建立時間，它是觸發(fā)器的固有屬性，一般典型值小于1ns 時鐘保持時間時鐘保持時間是只能保證有效時鐘沿正確采用的數(shù)據(jù)和使能信號的最小穩(wěn)定時間 Th= Clock Delay Data Delay + Micro Th 其中Micro Th是指存放器內(nèi)部的固有保持時間，同樣是存放器的一個固有參數(shù)，典型值小于12ns 時鐘到輸出延時從時鐘信號有效沿到數(shù)據(jù)有效的時間間隔。tco Clock Delay + Micro tco + Data DelayMicor t

5、co也是一個存放器的固有屬性，指的是存放器相應(yīng)時鐘有效沿，將數(shù)據(jù)送到輸出端口的內(nèi)部時間參數(shù) 管腳到管腳延時tpd指輸入管腳通過純組合邏輯到達輸出管腳這段路徑的延時 .特別需要說明的是，要求輸入到輸出之間只有組合邏輯，才是tpd延時由于CPLD的布線矩陣長度固定，所以常用最大管腳到管腳延時標準CPLD的速度等級。Slack 表示設(shè)計是否滿足時序的一個稱謂，正的slack表示滿足時序時序的余量，負的slack表示不滿足時序時序的欠缺量。 Slack = Required clock period Actual clock period Slack = Slack clock period (Mic

6、ro tCO+ Data Delay + Micro tSU)Clock Skew 指一個同源時鐘到達兩個不同的存放器時鐘端的時間偏移 Quartus 工具運行時序分析全編譯Processing/start/start timing analysis使用Tcl腳本運行時序分析工具時序分析報告內(nèi)容Timing analyzer settings：時序分析設(shè)置Timing analyzer summery： 時序分析概要Clock setup：時鐘建立關(guān)系Clock hold：時鐘保持關(guān)系Tsu：輸入建立時間Th:輸入保持時間Tco：時鐘到輸出延時Tpd：管腳到管腳延時Minimum tpd&tc

7、o：最小tpd和tco時序分析內(nèi)容窗口分析設(shè)計在分析報告中，會以升序方式排列出路徑的fmax，利用quaruts一些功能分析到更多的信息。在所選的時序路徑上，單擊鼠標右鍵，彈出一些查看路徑細節(jié)的選項。分別是全局時序約束與個別時序約束全局時序約束即指定工程范圍內(nèi)通用的全局性時序約束。個別時序約束即對特殊的結(jié)點、路徑、分組、模塊指定個別性的時序約束。個別時序約束的優(yōu)先級高于全局時序約束。QuartusII中常用的設(shè)置時序約束的途徑： assignment/timing settings菜單命令 assginment/wizard/timing wizard菜單命令 assignmnt/assign

8、ment editor選項在圖形界面下完成。前2種方法是全局約束，后1中做個別約束，另外還可以通過修改.qsf文件來實現(xiàn) 指定全局時序約束時序驅(qū)動的編譯全局時鐘設(shè)置全局的I/O時序設(shè)置時序分析和報告選項時序向?qū)r序驅(qū)動的編譯將編繹器設(shè)置為時序驅(qū)動編繹，即是指讓編繹過程盡量向著滿足時序約束方向努力！assignment/settings/fitter setting 全局時鐘設(shè)置全局時鐘設(shè)置如果在設(shè)計中只有一個全局時鐘，或者所有的時鐘同頻，可以在Quartus2中只設(shè)置一個全局時鐘約束。 Assignment/timing settings 全局的I/O時序設(shè)置時序分析和報告選項時序分析和報告選

9、項時序向?qū)г趯r序約束設(shè)置不熟悉的情況下，可以選擇使用向?qū)А?Assignment/classic timing analyser wizards 指定個別時序約束指定個別時鐘要求個別時序約束輸入最大最小延時輸出最大最小延時反相時鐘非時鐘tCO要求最大、最小、 tSU要求、 tH要求、 tPD要求剪除時序路徑時序約束的種類單點點到點通配符時序組指定個別時鐘要求時鐘分類：獨立時鐘衍生時鐘指定個別時鐘要求獨立時鐘之間是非相關(guān)時鐘，而獨立時鐘和其衍生時鐘之間是相關(guān)時鐘，缺省情況下，QuartusII不分析非相關(guān)時鐘之間的路徑。指定獨立時鐘要求時，須顯式指定該時鐘的Fmax和占空比。指定衍生時鐘要求時

10、，只需指定衍生時鐘相對于產(chǎn)生該衍生時鐘的獨立時鐘的相位差、分頻或倍頻比等參數(shù)。個別時鐘約束一獨立時鐘設(shè)置Assignment/timing settings ，在彈出的窗口中點擊individual clocks選項個別時鐘約束一衍生時鐘設(shè)置輸入最大/最小延時“輸入最大延時約束指定了外部輸入路徑延時的最差情況。外部延時包含了外部上游器件的tco，加上PCB走線的延時。外部芯片和fpga使用同相位的時鐘信號，因此fpga的輸入數(shù)據(jù)的建立時間需要滿足： tsuAtclk-input maximum delay“輸入最小延時約束指定了外部輸入路徑延時的最小情況。fpga的輸入數(shù)據(jù)的建立時間需要滿足：

11、thA input minimum delay輸入延時輸出最大/最小延時“輸出最大延時約束指定了外部輸出路徑延時的最差情況。外部延時實際上包含了外部下游器件的tsu，加上pcb走線的延時。tcoBtclk-output maximum delay；tcoBoutput minimum delay輸出延時反相時鐘非時鐘其它要求Tco，th，tpd，tsu，都可在assignment editor中設(shè)置。剪除時序路徑：可指定專門的時序路徑，將其剪除，使其不在時序報告中出現(xiàn)。時序約束的種類在約束設(shè)置時，可以使用單點點到點通配符時序分組。單點在一個輸入最大/最小延時“的設(shè)置中，如果對輸入的管腳進行單點約束，那么這個輸入管腳