1、在數(shù)據(jù)采集卡中ARM主要負(fù)責(zé)數(shù)據(jù)顯示和數(shù)據(jù)分析，處理的速度處于MS級(jí)；而FPGA在系統(tǒng)中處于數(shù)據(jù)的高速采集和高速處理，處理的速度是ns級(jí)。兩個(gè)處理器的之間的數(shù)據(jù)傳輸屬于典型的異步數(shù)據(jù)通信，它們之間通信的速度之間決定了系統(tǒng)處理數(shù)據(jù)的效率。FPGA與ARM之間屬于大量數(shù)據(jù)交換，以異步并行讀取的方式為例介紹ARM與FPGA的通信，實(shí)際設(shè)計(jì)中使用DMA方式來(lái)實(shí)現(xiàn)ARM與FPGA之間的大數(shù)據(jù)量通信。ARM存儲(chǔ)系統(tǒng)分析S3C2410A存儲(chǔ)控制器提供訪問(wèn)外部存儲(chǔ)器所需要的存儲(chǔ)器控制信號(hào)。S3C2410A支持大、小端模式，將存儲(chǔ)空間分為8個(gè)組（Bank），每組大小是128M，共計(jì)1GB,如圖1所示。所有存儲(chǔ)器

2、組都可用于ROMA或者SRAM，Bank6、Bank7還可以用于SDRAM。所有內(nèi)部塊的訪問(wèn)周期都可編程?？偩€訪問(wèn)周期可以通過(guò)插入外部等待來(lái)延長(zhǎng)，支持SDRAM的自刷新和掉電模式。Bank0Bank6的開(kāi)始地址是固定的，Bank7的開(kāi)始地址是Bank6的結(jié)束地址，靈活可變，并且Bank7的大小與Bank6的大小必須相等。除Bank0外，其余各存儲(chǔ)器的總線寬度可編程設(shè)置為8位、16位或者32位，但是Bank0只支持16位或者32位。Bank0作為引導(dǎo)ROM，地址映射到0 x0000_0000。OM1:0是系統(tǒng)的引導(dǎo)模式控制引腳，在復(fù)位時(shí),系統(tǒng)將檢測(cè)OM1:0上的邏輯電平，并根據(jù)這個(gè)電平來(lái)決定Ba

3、nk0區(qū)存儲(chǔ)器的總線寬度。=01,10OM1;Q=00CkFFFF_FFFFax6ooo_oooo0 x4800_0000MOOO_OFFF0k4000_00000k3800_00000 x3000_00000 x2800_0000ax2ooo_oooo0k1800_00000 x1000_00000k0800_0000M000_0000kNotu&sdrKkSFRAreaBootSRAM(4KB/tes)SROM/SDRAM(nGCS7)SrOm/sdram(nGCSB)SROM(nGGS5)SROM(nGCS4SROMrSROM(nGCS2SROM(nGCSI)SROM(nGCSOJ圖1A

4、RM存儲(chǔ)單元分配圖NotusedSFRAreaNotusedSROM/SDRAM(nGCSZSr&m/Sdram(nGCS6SROM(nGCSS)SROM(nGCS4SROM(nGCS3SROM(nGCS2SROM(nGCSIB&tftIrlfeMSlSRAM(4KB)在設(shè)計(jì)中ARM的bankO用于NorFlash,bank6和bank7用于兩塊SDRAM,我們選擇bank4作為FPGA內(nèi)部RAM映射的空間。Bank4在ARM的統(tǒng)一基地址為0 x20000000，后面的采集的數(shù)據(jù)都是基于這個(gè)地址為首地址的。EP3C25基于SRAM結(jié)構(gòu)，器件內(nèi)部自帶RAM，容量最大達(dá)到594Kbit。為了方便A

5、RM與FPGA通信，在FPGA上建立一個(gè)8Kbit的RAM數(shù)據(jù)緩沖區(qū)，將AD采集的數(shù)據(jù)緩沖在這8Kbit的RAM中，將ARM的數(shù)據(jù)總線和地址總線與RAM緩沖區(qū)構(gòu)建的雙口RAM的數(shù)據(jù)線、地址線直接相連，使用總線訪問(wèn)FPGA內(nèi)部RAM就可以達(dá)到高速數(shù)據(jù)讀取的目的。這種結(jié)構(gòu)下相當(dāng)于將采集到的數(shù)據(jù)直接存儲(chǔ)到S3C2410的系統(tǒng)內(nèi)存中，從而節(jié)省了數(shù)據(jù)傳輸?shù)臅r(shí)間，大大提高了系統(tǒng)的效率。如上圖4-2所示ARM存儲(chǔ)系統(tǒng)的結(jié)構(gòu)圖，ARM與外部存儲(chǔ)器相連時(shí)，必須先給其分配在一個(gè)固定的Bank，本設(shè)計(jì)將FPGA內(nèi)的緩沖區(qū)指定在Bank4上,地址范圍從0 x2000_0000到0 x2000_1000。使用片選引腳n

6、GCS4、讀引腳nOE和寫(xiě)引腳nWE即可完成對(duì)FPGA內(nèi)存儲(chǔ)空間的讀寫(xiě)。ARM讀取雙口RAM中的數(shù)據(jù)被測(cè)信號(hào)經(jīng)過(guò)AD9480轉(zhuǎn)換后，需要將轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行存儲(chǔ)，這是數(shù)字存儲(chǔ)示波器與模擬示波器的區(qū)別之一。對(duì)于數(shù)據(jù)的存儲(chǔ)方案主要有FIFO和雙端口RAM兩種。第一種使用FIFO方案，其特點(diǎn)是數(shù)據(jù)存儲(chǔ)格式是先入先出，可以省去地址總線，只需要將數(shù)據(jù)按照一定的時(shí)鐘寫(xiě)入存儲(chǔ)單元，數(shù)據(jù)的讀取相同。第二種是雙端口RAM方案，其特點(diǎn)是需要兩個(gè)獨(dú)立的數(shù)據(jù)總線、地址總線和控制總線;一方在寫(xiě)入的時(shí)候，另一方可以進(jìn)行數(shù)據(jù)的讀取。由于需要讀取存儲(chǔ)器中某個(gè)“特定”位置的數(shù)據(jù)，所以必須使用地址線，所以后端的存儲(chǔ)器選擇雙口RAM

7、。memoryrddr8.l|rnOEwrenjF貳BlackFtps：/TOrddocktwo.!.=Es:q7.J0lbuslri從畫(huà)二己三Q藥卩血圖2雙口RAM與ARM總線連接圖上圖2是雙口RAM與ARM總線連接圖，雙口RAM的地址線addr8.O與ARM的地址線的低九位相連，nOE取反后作為雙口RAM的讀取時(shí)鐘，雙口RAM的數(shù)據(jù)輸出q經(jīng)過(guò)一個(gè)八位的三態(tài)緩沖器輸出。如圖ARM讀取信號(hào)nOE低電位有效,而雙口RAM的讀時(shí)鐘為上升沿有效，為了得到合適的讀取時(shí)序，我們將nOE取反后作為雙口RAM的讀取時(shí)鐘。輸出數(shù)據(jù)總線與ARM的數(shù)據(jù)總線連接，若直接連接共享存儲(chǔ)區(qū)的數(shù)據(jù)總線會(huì)長(zhǎng)期占用ARM的數(shù)據(jù)

8、總線，會(huì)造成CPU無(wú)法運(yùn)行。在兩個(gè)數(shù)據(jù)總線中加一個(gè)三態(tài)緩沖器，以取反的nOE為三態(tài)門(mén)的選通信號(hào)后問(wèn)題既可以解決。以讀取操作為例，ARM讀取外部存儲(chǔ)器的時(shí)序圖如下圖3所示，針對(duì)FPGA內(nèi)部緩沖區(qū)的讀取，下面通過(guò)一個(gè)最基本的讀語(yǔ)句來(lái)分析ARM讀取的過(guò)程。圖3ARM讀取外部存儲(chǔ)器的時(shí)序圖以程序a0=*0 x20000000為例，這條程序是將地址0 x20000000地址中的數(shù)據(jù)賦給a0，地址0 x20000000為bank4的首地址，當(dāng)程序需要訪問(wèn)bank4地址空間內(nèi)的數(shù)據(jù)時(shí)，操作步驟如下：在接下來(lái)的時(shí)鐘上升沿，將需要訪問(wèn)的地址賦給地址總線。在第二個(gè)周期選通訪問(wèn)地址所在bank的片選，即nGCS4拉低。在第三個(gè)周期將nOE拉低，給出發(fā)出讀取信號(hào)。在第四個(gè)周期，將訪問(wèn)地址中的數(shù)據(jù)賦給數(shù)據(jù)總線。由于整個(gè)調(diào)試過(guò)程都在SDRAM中運(yùn)行，而a0也是在SDRAM中由編譯器指定一個(gè)地址，因此在讀操作完成后，緊接著的是向SDRAM中某個(gè)地址賦值的寫(xiě)操作，所以片選信號(hào)和讀信號(hào)在讀操作完成后立即被拉高了。設(shè)計(jì)中真是使用了讀信號(hào)n