集成電路原理與設(shè)計(jì)之一數(shù)字教案taolun_第1頁(yè)
集成電路原理與設(shè)計(jì)之一數(shù)字教案taolun_第2頁(yè)
集成電路原理與設(shè)計(jì)之一數(shù)字教案taolun_第3頁(yè)
集成電路原理與設(shè)計(jì)之一數(shù)字教案taolun_第4頁(yè)
集成電路原理與設(shè)計(jì)之一數(shù)字教案taolun_第5頁(yè)
已閱讀5頁(yè)，還剩3頁(yè)未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說(shuō)明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

數(shù)字集成電路原理3課堂題1分析如下電路在各種輸入狀態(tài)下的KNeff和KPeff，確定電路的直流噪聲容限，假定所有MOS管的閾值電壓絕對(duì)值都是VT，導(dǎo)電因子都是K。VDDCBADY=(A+B)C+DCDBA題2-32、如何實(shí)現(xiàn)下述邏輯功能，畫出對(duì)應(yīng)的靜態(tài)CMOS電路。Y AC BD ADE BCE3、若所有輸入信號(hào)的是VDD，低電平是，所有MOS管的閾值電壓是VT，導(dǎo)電因子是K，分析傳輸門陣列的輸出高、低電平以及傳輸延遲時(shí)間。題44、分析下圖電路中各節(jié)點(diǎn)的電壓，近似分析Y4的傳輸延遲時(shí)間。題55、在保證功能不變的前提下，如何改進(jìn)如下電路，使電路能可靠工作。題66、分析如下DPL電路的邏輯功能和高、低電平。題7下圖是2級(jí)電路，分析電路中F和G的邏輯功能，并分析F和G的輸出哪一個(gè)更易受到電荷近似分析從輸入到G的傳輸延遲時(shí)間。的影響，題8如圖一個(gè)TTL電路，已知R2/R3 = 1.6，IIL = 1.6mA, 輸出低電平時(shí)電源電流為5.5mA，輸出時(shí)電源電流，電源電壓為5V，VBE(on)=0.8V考慮電阻的制為造誤差為20%，電源電壓有10%的波動(dòng)，設(shè)計(jì)R1、R2和R3的標(biāo)稱值。

溫馨提示

  • 1. 本站所有資源如無(wú)特殊說(shuō)明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫(kù)網(wǎng)僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

最新文檔

評(píng)論

0/150

提交評(píng)論