1、-PAGE . z. . .可修編. .*大學(xué)*學(xué)院現(xiàn)代電子系統(tǒng)設(shè)計(jì)*系院*專(zhuān)業(yè)題目：基于FPGA技術(shù)的微波爐控制器學(xué)生*：班級(jí)：*：指導(dǎo)教師：完成日期：年月摘要本文介紹了應(yīng)用FPGA芯片和硬件描述語(yǔ)言VHDL設(shè)計(jì)微波爐控制器系統(tǒng)的方法。系統(tǒng)使用VHDL編程實(shí)現(xiàn)各底層模塊的功能，頂層的設(shè)計(jì)采用圖形輸入完成。本文主要闡述模塊化設(shè)計(jì)的思想和狀態(tài)圖的描述方法，以及它們?cè)谟布枋稣Z(yǔ)言中的應(yīng)用，并展示了其在Quartus開(kāi)發(fā)系統(tǒng)下的仿真結(jié)果和燒寫(xiě)到EPM570T100C5后的現(xiàn)象。 主要有以下幾個(gè)模塊：狀態(tài)控制器KZQ、數(shù)據(jù)裝載器ZZQ、烹調(diào)計(jì)時(shí)器JSQ、顯示譯碼器YMQ47以及分頻器和動(dòng)態(tài)顯示電路。

2、該控制器具有系統(tǒng)復(fù)位、狀態(tài)控制、時(shí)間設(shè)定、烹飪計(jì)時(shí)、動(dòng)態(tài)顯示譯碼等功能。關(guān)鍵字：FPGA;VHDL;微波爐；控制器；狀態(tài)圖；定時(shí)器目錄TOC o 1-3 h z uHYPERLINK l _Toc3128638051.緒論1HYPERLINK l _Toc3128638061.1任務(wù)的提出1HYPERLINK l _Toc3128638071.2設(shè)計(jì)的根本要求1HYPERLINK l _Toc3128638081.3設(shè)計(jì)的目的和意義1HYPERLINK l _Toc3128638092.系統(tǒng)總體設(shè)計(jì)2HYPERLINK l _Toc3128638102.1系統(tǒng)總體方案設(shè)計(jì)2HYPERLINK

3、l _Toc3128638112.2系統(tǒng)功能模塊描述具體的電路圖和VHDL設(shè)計(jì)文件將在附件中給出2HYPERLINK l _Toc3128638123.系統(tǒng)詳細(xì)設(shè)計(jì)2HYPERLINK l _Toc3128638133.1 狀態(tài)控制器KZQ的設(shè)計(jì)2HYPERLINK l _Toc3128638143.2 數(shù)據(jù)裝載器ZZQ的設(shè)計(jì)5HYPERLINK l _Toc3128638153.3 烹調(diào)計(jì)時(shí)器JSQ的設(shè)計(jì)5HYPERLINK l _Toc3128638163.4 顯示譯碼器YMQ47的設(shè)計(jì)5HYPERLINK l _Toc3128638174系統(tǒng)仿真6HYPERLINK l _Toc3128

4、638184.1狀態(tài)轉(zhuǎn)換控制器KZQ仿真圖6HYPERLINK l _Toc3128638194.2數(shù)據(jù)裝載器ZZQ仿真圖6HYPERLINK l _Toc3128638204.3計(jì)時(shí)器JSQ仿真7HYPERLINK l _Toc3128638214.4顯示譯碼器YMQ47仿真圖8HYPERLINK l _Toc3128638225.設(shè)計(jì)總結(jié)8HYPERLINK l _Toc3128638236.參考文獻(xiàn)8HYPERLINK l _Toc3128638247.附件9HYPERLINK l _Toc3128638257.1整體的原理圖9HYPERLINK l _Toc3128638267.2各個(gè)

5、根本模塊的VHDL語(yǔ)言9HYPERLINK l _Toc31286382772.1分頻器9HYPERLINK l _Toc312863828控制器KZQ10HYPERLINK l _Toc312863829裝載器ZZQ11HYPERLINK l _Toc312863830計(jì)時(shí)器JSQ，和其中需用到的DT6和DT1012HYPERLINK l _Toc312863831譯碼器YMQ4715HYPERLINK l _Toc312863832動(dòng)態(tài)顯示電路需要用到的DT4和decoder15-. z.1.緒論隨著人民生活水平的提高，微波爐開(kāi)場(chǎng)進(jìn)入越來(lái)越多的家庭，它給人們的生活帶來(lái)了極大的方便。它省事、

6、省電、方便和衛(wèi)生。作為現(xiàn)代的烹飪工具，微波爐控制器表達(dá)著它的重要性能指標(biāo)。目前大局部微波爐控制器采用單片機(jī)進(jìn)展設(shè)計(jì)，電路比擬復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA技術(shù)，利用Quartus工作平臺(tái)和VHDL設(shè)計(jì)語(yǔ)言，設(shè)計(jì)了一種新型的微波爐控制器系統(tǒng)。該控制器具有系統(tǒng)復(fù)位、狀態(tài)控制、時(shí)間設(shè)定、烹飪計(jì)時(shí)、動(dòng)態(tài)顯示譯碼等功能。1.1任務(wù)的提出設(shè)計(jì)一個(gè)微波爐控制器1.2設(shè)計(jì)的根本要求1七段數(shù)碼管及發(fā)光二極管完成微波爐的定時(shí)及狀態(tài)顯示；2控制器的輸入信號(hào)包括定時(shí)控制信號(hào)、定時(shí)數(shù)據(jù)的輸入、復(fù)位信號(hào)、開(kāi)場(chǎng)煮飯的控制信號(hào)等；3其他我們自己添加了測(cè)試數(shù)碼管是否能夠正常顯示的TEST信號(hào)。1.3設(shè)計(jì)的目的和意義目

7、前大局部微波爐控制器采用單片機(jī)進(jìn)展設(shè)計(jì)，電路比擬復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA技術(shù)，利用Quartus工作平臺(tái)和VHDL設(shè)計(jì)語(yǔ)言，設(shè)計(jì)了一種新型的微波爐控制器系統(tǒng)。該控制器具有系統(tǒng)復(fù)位、狀態(tài)控制、時(shí)間設(shè)定、烹飪計(jì)時(shí)、動(dòng)態(tài)顯示譯碼等功能。2.系統(tǒng)總體設(shè)計(jì)2.1系統(tǒng)總體方案設(shè)計(jì)根據(jù)該微波爐控制器的功能設(shè)計(jì)要求，本系統(tǒng)可由以下6個(gè)模塊組成：1.分頻器；2.狀態(tài)控制器KZQ；3. 數(shù)據(jù)裝載器ZZQ；4. 烹調(diào)計(jì)時(shí)器JSQ；5. 顯示譯碼器YMQ47；6.動(dòng)態(tài)顯示電路。其內(nèi)部組成原理圖如圖1所示。圖12.2系統(tǒng)功能模塊描述具體的電路圖和VHDL設(shè)計(jì)文件將在附件中給出各個(gè)模塊的功能介紹1分頻器f

8、enpinqi模塊的功能是實(shí)現(xiàn)對(duì)實(shí)驗(yàn)箱上的50Mhz的分頻，是整個(gè)系統(tǒng)能夠正常顯示的根底。(2) 狀態(tài)控制器KZQ的功能是控制微波爐工作過(guò)程中的狀態(tài)轉(zhuǎn)換，并發(fā)出有關(guān)控制信息；輸入信號(hào)為CLK、TEST、START、SET_T、RESET和DONE，輸出信號(hào)為L(zhǎng)D_DONE、LD_CLK、LD_8888和COOK信號(hào)。 3) 數(shù)據(jù)裝載器ZZQ的功能是根據(jù)KZQ發(fā)出的控制信號(hào)選擇定時(shí)時(shí)間、測(cè)試數(shù)據(jù)或烹調(diào)完成信息的裝入。(4) 計(jì)時(shí)器JSQ的功能是負(fù)責(zé)烹調(diào)過(guò)程中的時(shí)間遞減計(jì)數(shù)，并提供烹調(diào)完成時(shí)的狀態(tài)信號(hào)供KZQ產(chǎn)生烹調(diào)完成信號(hào)。(5) 顯示譯碼器YMQ47的功能就是負(fù)責(zé)將各種顯示信息的BCD轉(zhuǎn)換成七

9、段數(shù)碼管顯示的驅(qū)動(dòng)信息編碼。需要譯碼的信息有：數(shù)字09，字母d、o、n、E。(6)動(dòng)態(tài)顯示電路的功能是將顯示譯碼器YMQ47驅(qū)動(dòng)信息編碼在數(shù)碼管有限的條件下顯示出來(lái)。3.系統(tǒng)詳細(xì)設(shè)計(jì)3.1 狀態(tài)控制器KZQ的設(shè)計(jì) 狀態(tài)控制器KZQ的功能是控制微波爐工作過(guò)程中的狀態(tài)轉(zhuǎn)換，并發(fā)出有關(guān)控制信息，因此我們可用一個(gè)狀態(tài)機(jī)來(lái)實(shí)現(xiàn)它。經(jīng)過(guò)對(duì)微波爐工作過(guò)程中的狀態(tài)轉(zhuǎn)換條件及輸出信號(hào)進(jìn)展分析，我們可得到其狀態(tài)轉(zhuǎn)換圖如圖2所示，其輸入、輸出端口如圖3所示。圖2 KZQ的狀態(tài)轉(zhuǎn)換圖圖3 KZQ的輸入、輸出端口圖3.2 數(shù)據(jù)裝載器ZZQ的設(shè)計(jì)ZZQ的輸入、輸出端口如圖4所示，根據(jù)其應(yīng)完成的邏輯功能，它本質(zhì)上就是一個(gè)三

10、選一數(shù)據(jù)選擇器。本設(shè)計(jì)采用一個(gè)進(jìn)程來(lái)完成，但由于三個(gè)被選擇的數(shù)據(jù)只有一個(gè)來(lái)自輸入端口，因此另兩個(gè)被選擇的數(shù)據(jù)則通過(guò)在進(jìn)程的說(shuō)明局部定義兩個(gè)常數(shù)來(lái)產(chǎn)生。圖4 ZZQ的輸入、輸出端口圖3.3 烹調(diào)計(jì)時(shí)器JSQ的設(shè)計(jì)烹調(diào)計(jì)時(shí)器JSQ為減數(shù)計(jì)數(shù)器，其最大計(jì)時(shí)時(shí)間為59:59。因此我們可用兩個(gè)減計(jì)數(shù)十進(jìn)制計(jì)數(shù)器DT10和兩個(gè)減計(jì)數(shù)六進(jìn)制計(jì)數(shù)器DT6級(jí)聯(lián)構(gòu)成。3.4 顯示譯碼器YMQ47的設(shè)計(jì)本顯示譯碼器YMQ47不但要對(duì)數(shù)字09進(jìn)展顯示譯碼，還要對(duì)字母d、o、n、E進(jìn)展顯示譯碼，其譯碼對(duì)照表如表1所示。表1 YMQ47的譯碼對(duì)照表4系統(tǒng)仿真4.1狀態(tài)轉(zhuǎn)換控制器KZQ仿真圖4.2數(shù)據(jù)裝載器ZZQ仿真圖4.

11、3計(jì)時(shí)器JSQ仿真因?yàn)橛?jì)時(shí)器是由兩個(gè)減計(jì)數(shù)十進(jìn)制計(jì)數(shù)器DT10和兩個(gè)減計(jì)數(shù)六進(jìn)制計(jì)數(shù)器DT6級(jí)聯(lián)構(gòu)成，所以，先完成兩個(gè)減計(jì)數(shù)十進(jìn)制和六進(jìn)制計(jì)數(shù)器的仿真。以下分別是兩減計(jì)數(shù)器的功能仿真圖。十進(jìn)制計(jì)數(shù)器DT10仿真圖六進(jìn)制計(jì)數(shù)器DT6仿真圖在前面仿真正確的根底上，生成相應(yīng)的元件，對(duì)兩計(jì)數(shù)器進(jìn)展級(jí)聯(lián)，進(jìn)展編譯、仿真得到仿真結(jié)果圖。下列圖是對(duì)59分59秒的仿真結(jié)果。由以上仿真結(jié)果可以看出，該JSQ模塊實(shí)現(xiàn)了烹調(diào)計(jì)時(shí)的定時(shí)作用。4.4顯示譯碼器YMQ47仿真圖5.設(shè)計(jì)總結(jié)本設(shè)計(jì)使用Quartus軟件進(jìn)展編寫(xiě)，并在實(shí)驗(yàn)箱上實(shí)現(xiàn)。本設(shè)計(jì)有六個(gè)小模塊模塊，也可以分成兩個(gè)大模塊，一個(gè)模塊是由KZQ、ZZQ、JS

12、Q組成的，這個(gè)模塊是本設(shè)計(jì)的根本，另一個(gè)模塊是有分頻器、譯碼器、動(dòng)態(tài)顯示電路組成的，這個(gè)模塊是為了配合實(shí)驗(yàn)箱。第一次實(shí)驗(yàn)的時(shí)候，發(fā)現(xiàn)管腳不夠分配，知道這是因?yàn)閷?shí)驗(yàn)箱上只有一個(gè)靜態(tài)顯示數(shù)碼管，有8個(gè)動(dòng)態(tài)顯示數(shù)碼管。于是，進(jìn)展改良，在原來(lái)的根底上增加了動(dòng)態(tài)顯示模塊。第二次實(shí)驗(yàn)的時(shí)候，發(fā)現(xiàn)數(shù)碼管跳的過(guò)快，根本分辨不出來(lái)數(shù)字的變化，于是，想到是分頻分的不夠，于是，又改了一下分頻器的分頻系數(shù)。最后一次實(shí)驗(yàn)時(shí)，能夠正確的進(jìn)展顯示，并能夠完成系統(tǒng)復(fù)位、狀態(tài)控制、時(shí)間設(shè)定、烹飪計(jì)時(shí)、動(dòng)態(tài)顯示譯碼等功能。唯一的缺陷是，當(dāng)計(jì)時(shí)到00:00時(shí)，顯示燈是滅了一下，然后繼續(xù)亮。這是需要改良的地方。對(duì)于時(shí)間的設(shè)定，我們雖

13、然沒(méi)有實(shí)現(xiàn)鍵盤(pán)控制，但是我們可以通過(guò)軟件進(jìn)展設(shè)置，并不是通過(guò)接地或者接高電平寫(xiě)死了，而是可以改變的。我們自己添加了測(cè)試數(shù)碼管是否能夠正常顯示的TEST信號(hào)。6.參考文獻(xiàn)1譚會(huì)生，*昌凡。EDA技術(shù)及其應(yīng)用M.：*電子科技大學(xué)2江思敏.VHDL數(shù)字電路及系統(tǒng)設(shè)計(jì).：機(jī)械工業(yè)3*院現(xiàn)代電子設(shè)計(jì)課本和實(shí)驗(yàn)指導(dǎo)書(shū)7.附件7.1整體的原理圖7.2各個(gè)根本模塊的VHDL語(yǔ)言72.1分頻器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpinqi is port (nreset:in std

14、_logic; clk:in std_logic; co:out std_logic; qt:buffer std_logic_vector(19 downto 0) ); end fenpinqi;architecture behave of fenpinqi is begin process(clk,nreset) begin if(nreset=0)then qt=000; elsif(clkevent and clk=1)then qt=qt+1; end if; end process; co=qt(19); end behave;控制器KZQ-KZQ.VHDLIBRARY IEEE

15、;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY KZQ ISPORT(RESET,SET_T,START,TEST,CLK,DONE:IN STD_LOGIC; COOK,LD_8888,LD_CLK,LD_DONE:OUT STD_LOGIC);END ENTITY KZQ;ARCHITECTURE BEHAVE OF KZQ IS TYPE STATE_TYPE IS(IDLE,LAMP_TEST,SET_CLOCK,TIMER,DONE_MSG); SIGNAL N*T_STATE,CURR_STATE:S

16、TATE_TYPE; BEGIN PROCESS(CLK,RESET) IS BEGIN IF RESET=1 THEN CURR_STATE=IDLE; ELSIF CLKEVENT AND CLK=1 THEN CURR_STATE=N*T_STATE; END IF; END PROCESS; PROCESS(CLK,CURR_STATE,SET_T,START,TEST,DONE) IS BEGIN N*T_STATE=IDLE; -DEFAULT NE*T STATE IS IDLE; LD_8888=0; LD_DONE=0; LD_CLK=0; COOK LD_8888=1; C

17、OOK LD_CLK=1; COOK LD_DONE=1; COOK IF(TEST=1) THEN N*T_STATE=LAMP_TEST; LD_8888=1; ELSIF SET_T=1 THEN N*T_STATE=SET_CLOCK; LD_CLK=1; ELSIF (START=1) AND (DONE=0) THEN N*T_STATE=TIMER; COOK IF DONE=1 THEN N*T_STATE=DONE_MSG; LD_DONE=1; ELSE N*T_STATE=TIMER; COOK=1; END IF; END CASE; END PROCESS;END A

18、RCHITECTURE BEHAVE;裝載器ZZQ-ZZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY ZZQ IS PORT(DATA1: IN STD_LOGIC_VECTOR(15 DOWNTO 0); LD_8888:IN STD_LOGIC; LD_CLK: IN STD_LOGIC; LD_DONE:IN STD_LOGIC; DATA2:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); LOAD:OUT STD_LOGIC);END ENTITY

19、 ZZQ;ARCHITECTURE BHV OF ZZQ IS BEGINPROCESS(DATA1,LD_8888,LD_CLK,LD_DONE)IS CONSTANT ALL_8:STD_LOGIC_VECTOR(15 DOWNTO 0):=01000; CONSTANT DONE:STD_LOGIC_VECTOR(15 DOWNTO 0):= 01101; VARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN LOAD DATA2 DATA2 DATA2 NULL; END CASE; END PROCESS;END ARCHITECTURE

20、 BHV; 計(jì)時(shí)器JSQ，和其中需用到的DT6和DT10-JSQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY JSQ IS PORT(COOK:IN STD_LOGIC; DATA3:IN STD_LOGIC_VECTOR(15 DOWNTO 0); LOAD:IN STD_LOGIC; CLK:IN STD_LOGIC; SEC_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEC_H:O

21、UT STD_LOGIC_VECTOR(3 DOWNTO 0); MIN_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); MIN_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); DONE:OUT STD_LOGIC);END ENTITY JSQ;ARCHITECTURE ART OF JSQ IS PONENT DT10 IS PORT(CLK,LOAD,ENA:IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C

22、ARRY_OUT:OUT STD_LOGIC); END PONENT DT10; PONENT DT6 IS PORT(CLK,LOAD,ENA:IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END PONENT DT6; SIGNAL NEWCLK:STD_LOGIC; SIGNAL S1:STD_LOGIC; SIGNAL S2:STD_LOGIC; SIGNAL S3:STD_LOGIC; SIGNAL

23、 S4:STD_LOGIC; BEGIN U1:DT10 PORT MAP(CLK,LOAD,COOK,DATA3(3 DOWNTO 0),SEC_L,S1); U2:DT6 PORT MAP(S1,LOAD,COOK,DATA3(7 DOWNTO 4),SEC_H,S2); U3:DT10 PORT MAP(S2,LOAD,COOK,DATA3(11 DOWNTO 8),MIN_L,S3); U4:DT6 PORT MAP(S3,LOAD,COOK,DATA3(15 DOWNTO 12),MIN_H,S4); DONE=S4 AND S3 AND S2 AND S1;END ARCHITEC

24、TURE ART;-DT6.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DT6 IS PORT(CLK:IN STD_LOGIC; LOAD:IN STD_LOGIC; ENA: IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT: OUT STD_LOGIC );END ENTITY DT6; ARCHITECTURE A

25、RT OF DT6 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,LOAD,ENA) IS BEGIN IF LOAD=1 THEN CQI=DATAIN; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=0000 THEN CQI=0101; ELSE CQI=CQI-1; END IF; END IF; END IF;END PROCESS; PROCESS(CLK,CQI) IS BEGIN IF CLKEVENT AND CLK=1 THEN IF CQI=

26、0000 THEN CARRY_OUT=1; ELSE CARRY_OUT=0; END IF; END IF; END PROCESS; CQ=CQI;END ARCHITECTURE ART;-DT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DT10 IS PORT(CLK:IN STD_LOGIC; LOAD:IN STD_LOGIC; ENA: IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT: OUT STD_LOGIC );END ENTITY DT10; ARCHITECTURE ART OF DT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,LOAD,ENA) IS BEGIN IF LOAD=1 THEN CQI=DATAIN; ELSIF CLKEVENT AND CLK=1 THENIF