1、Verilog語言及程序設(shè)計(jì)四川華迪信息技術(shù)有限公司Version1.1阻塞語句在verilog中的應(yīng)用阻塞語句，顧名思義，即本條語句具有影響下一條語句的作用，如果該條語句沒有執(zhí)行完，那么下條語句不可能進(jìn)入執(zhí)行狀態(tài)的阻塞語句最能體現(xiàn)verilog HDL和C語言之間的血緣關(guān)系，比如，在時鐘沿觸發(fā)的always進(jìn)程里，若先執(zhí)行b=c，再執(zhí)行a=b，那么本質(zhì)上，在一個時鐘沿觸發(fā)里面，a=c成立，即是說，不要b變量，直接在進(jìn)程里賦值a=c，結(jié)果是一樣的。這和c語言中b=c,a=b性質(zhì)相同 非阻塞語句在verilog中的應(yīng)用非阻塞語句,顧名思義，本條語句不影響下一條語句的作用,更能體現(xiàn)硬件電路的特點(diǎn)。

2、這正是非阻塞語句廣泛應(yīng)用于時序邏輯電路的原因。如果在一個時鐘沿觸發(fā)的always進(jìn)程里面，b=c,a=b那么就不可能直接在進(jìn)程里面賦值a=c.因?yàn)閏的值要經(jīng)過兩個時鐘延遲才傳到a里面，如果c為1，b為0，a為1的話，那么在在非阻塞語句的進(jìn)程里面，第一個時鐘沿到來，a為0,第二個時鐘沿到來,a為1（注:在一次觸發(fā)進(jìn)程里，無論是阻塞和非阻塞語句，每條語句只能執(zhí)行一次）阻塞語句與非阻塞語句使用注意事項(xiàng)阻塞語句是順序執(zhí)行的，而非阻塞語句是同時執(zhí)行的大體原則：阻塞語句運(yùn)用于組合邏輯電路設(shè)計(jì)，非阻塞語句運(yùn)用于時序邏輯電路設(shè)計(jì)不要在同一個always塊里面混合使用“阻塞賦值”和“非阻塞賦值”Verilog的

3、特點(diǎn)Verilog易學(xué)易用（與C語言相似），功能強(qiáng)大，使用 廣泛?？梢栽诓煌瑢哟蚊枋鰯?shù)字系統(tǒng)開關(guān)級描述寄存器傳輸級描述門級描述基本設(shè)計(jì)單元是“模塊”（block）包括：接口描述邏輯功能描述Verilog HDL程序基本結(jié)構(gòu)Verilog的基本設(shè)計(jì)單元是“模塊”（BLOCK）模塊由兩部分組成：一部分描述接口，另一部分描述邏輯功能。按照模塊接口的描述，一個模塊可以在另一個模塊中使用；邏輯功能的描述可以使用連續(xù)賦值語句（描述數(shù)據(jù)流行為）、過程結(jié)構(gòu)（時序行為）、開關(guān)級原語、門級原語和用戶定義的原語等方式。模塊的基本結(jié)構(gòu)Module(); 端口說明(input,out,inout) 參數(shù)定義 數(shù)據(jù)類型定

4、義 連續(xù)賦值語句(assign) 過程塊(initial和always) 行為描述語句 低層模塊實(shí)例 任務(wù)和函數(shù) 延時說明塊endmodule模塊的基本結(jié)構(gòu)說明是模塊惟一的標(biāo)識符； 是由模塊的輸入、輸出和雙向端口組成的端口列表，這些列表用來與其他模塊進(jìn)行連接；數(shù)據(jù)類型定義部分用來指定模塊內(nèi)所用的數(shù)據(jù)對象為寄存器型、存儲器型或連線型；過程塊包括initial過程塊和always過程塊兩種，行為描述語句只能出現(xiàn)在這兩種過程塊中；延時說明塊用來對模塊各個輸入和輸出端口間的路徑延時進(jìn)行說明。模塊調(diào)用調(diào)用模塊實(shí)例的一般格式: ();Verilog HDL程序是由模塊組成的，每個模塊的內(nèi)容都包含在“Mod

5、ule”和“endmodule”之間。每個模塊都要進(jìn)行端口定義，說明輸入、輸出端口。模塊的描述方式Verilog HDL模塊代表硬件上的邏輯實(shí)體,其范圍可以從簡單的門到整個電路系統(tǒng).模塊可以根據(jù)所采用的不同描述方式而分為行為描述和結(jié)構(gòu)描述兩類,也可采用兩種方式的組合。Verilog 語言要素標(biāo)識符（identifier） 用來表示各種變量、參數(shù)或構(gòu)件的名稱，可以是任意一組字母、數(shù)字、$符號和_（下劃線）符號的組合，但第一個字符必須是字母或下劃線，區(qū)分大小寫轉(zhuǎn)義標(biāo)識符 可以在一條標(biāo)識符中包含任何可打印字符。轉(zhuǎn)義標(biāo)識符以“”(反斜杠）符號開頭，以空白結(jié)尾（空白可以是一個空格、一個制表符或換行符）V

6、erilog 語言要素關(guān)鍵字Verilog HDL定義了一系列保留字（關(guān)鍵字）。在編寫Verilog HDL程序時，變量的定義不要與關(guān)鍵字沖突。注意只有小寫的關(guān)鍵字才是保留字。注釋 在 Verilog HDL里有兩種形式的注釋：/ 是單行注釋/* */ 是多行注釋格式Verilog HDL 區(qū)分大小寫，即大小寫的標(biāo)識符是不同的。源程序書寫格式自由，可跨越多行編寫，也可在一行內(nèi)編寫。系統(tǒng)任務(wù)和函數(shù)以字符開始的標(biāo)識符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。任務(wù)提供了一種封裝行為的機(jī)制。這種機(jī)制$可以在設(shè)計(jì)的不同部分被調(diào)用。任務(wù)可以返回0個或多個值。函數(shù)除只能返回一個值以外與任務(wù)相同。函數(shù)在0時刻執(zhí)行，即不允許延遲

7、，而任務(wù)可以帶有延遲。常見系統(tǒng)任務(wù)和函數(shù)顯示任務(wù)$display，$write，$strobe，$monitor，$monitoron，$monitoroff 模擬控制任務(wù)$finish， $stop模擬時間函數(shù) $time，$stime，$realtime 常用任務(wù)和函數(shù)概率分布函數(shù) $ramdom(seed) 其它 $setup, $hold, $setuphold, $width, $period, $skew, $recovery, $nochange, $rtoi, $itor, $realtobits, $bitstoreal, $printtimescale, $timeform

8、at等 編譯指令以(反引號）開始的某些標(biāo)識符是編譯器指令。在Verilog 語言編譯時，特定的編譯器指令在整個編譯過程中有效（編譯過程可跨越多個文件），直到遇到其他不同的編譯程序指令。一些編譯指令 define , undef ifdef , else, endif default_nettype include resetalltimescale值集合Verilog HDL有四種基本的值0：邏輯0或“假”；1：邏輯1或“真”；x:未知；z：高阻。說明在門的輸入或一個表達(dá)式中為“z”的值通常解釋成“x”，此外x和z是不區(qū)分大小寫的。下劃線符號（）可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒有意義

9、，僅用以提高可讀性。唯一的限制是下劃線不能用做首字符。常量整型十進(jìn)制數(shù)格式 ，如100基數(shù)表示法 ，如4b1101 實(shí)數(shù)型十進(jìn)制計(jì)數(shù)法 科學(xué)計(jì)數(shù)法字符串型 雙引號內(nèi)的字符序列，不能分成多行書寫 參數(shù)參數(shù)是一個常量。經(jīng)常用于定義時延和變量的寬度。使用參數(shù)說明的參數(shù)只被賦值一次。參數(shù)說明形式如下（見P233） 參數(shù)值也可以在編譯時被改變。改變參數(shù)值可以使用參數(shù)定義語句或通過在模塊初始化語句中定義參數(shù)值。數(shù)據(jù)類型 Verilog HDL有兩大類數(shù)據(jù)類型線網(wǎng)表示結(jié)構(gòu)化元件間的物理連線有wire，tri，wor，trior，wand，triand，trireg，tri1，tri0 ，supply0 ，s

10、upply1等類型。寄存器表示一個抽象的數(shù)據(jù)存儲單元 有reg，integer，time，real，realtime 等類型。表達(dá)式中的運(yùn)算符 （1）算術(shù)運(yùn)算符（，/ ，%）（2）位運(yùn)算符(，&，|，) （3）邏輯運(yùn)算符（&，|，!，） （4）關(guān)系運(yùn)算符（，=，= ）（5）相等關(guān)系運(yùn)算符（=，!=，=，!=）（6）移位運(yùn)算符() （7）連接和復(fù)制運(yùn)算（ | | ）（8）歸約運(yùn)算符（&，|，&，|，）（9）條件運(yùn)算符（？：）（10）優(yōu)先級別（見P237表11.6）內(nèi)置基本門 （1）多輸入門and, nand, or, nor, xor, xnor（2）多輸出門buf, not（3）三態(tài)門bufi

11、f0, bufif1, notif0, notif1（4）上拉、下拉電阻pullup, pulldown（5）MOS開關(guān)cmos, nmos, pmos, rcmos, rnmos, rpmos（6）雙向開關(guān)tran, tranif0, tranif1, rtran, rtranif0, rtranif1連續(xù)賦值語句連續(xù)賦值語句用于數(shù)據(jù)流行為建模，適用于組合邏輯電路，主要用于對線網(wǎng)wire類型變量的賦值。語法格式assign 驅(qū)動強(qiáng)度 #時延值 線網(wǎng)標(biāo)識符表達(dá)式 連續(xù)賦值語句連續(xù)賦值語句沒有保持的概念，只要右端表達(dá)式中操作數(shù)的值發(fā)生變化，表達(dá)式即被重新計(jì)算；如果結(jié)果值有變化，新結(jié)果就賦給左邊的

12、線網(wǎng)。連續(xù)賦值語句之間是并發(fā)的，與書寫的先后順序無關(guān) 行為建模語句行為建模有以下內(nèi)容：過程結(jié)構(gòu)時序控制語句塊過程性賦值 條件語句循環(huán)語句過程結(jié)構(gòu) 以下兩種語句是為一個設(shè)計(jì)的行為建模的主要機(jī)制initial語句always語句一個模塊中可以包含任意多個initial或always語句所有的initial和always語句在0時刻開始并行執(zhí)行時序控制 時延控制表示在語句執(zhí)行前的“等待時延”。 使用格式有兩種： 時延值（最小時延：典型時延：最大時延）例：3 c a；事件控制邊沿觸發(fā)事件控制主要有正邊沿（posedge）和負(fù)邊沿（negedge）兩種例：always (posedge clk) cou

13、nt=count+1;電平敏感事件控制 進(jìn)程語句或進(jìn)程中的過程語句一直延遲到列出的控制信號有變化才執(zhí)行例：always (a or b) c=ab;語句塊 順序語句塊格式：begin 標(biāo)識符 語句1; ;語句n; end 其中標(biāo)識符是可選項(xiàng)語句塊中的語句按給定次序順序執(zhí)行并行語句塊 格式：fork 標(biāo)識符語句1; ;語句n; join 其中標(biāo)識符是可選項(xiàng)語句塊中的語句并行執(zhí)行過程性賦值 它是在initial語句或always語句內(nèi)的賦值，只能對寄存器數(shù)據(jù)類型的變量賦值 阻塞性賦值 （）阻塞性賦值是指立即賦值 非阻塞性賦值 （）非阻塞性賦值是在語句塊結(jié)束后，塊內(nèi)的非阻塞性賦值語句同時進(jìn)行賦值 i

14、f條件語句 if條件語句 3種格式 if （表達(dá)式） 語句；if （表達(dá)式） 語句1;else 語句2;if （表達(dá)式1） 語句1;else if （表達(dá)式2） 語句2;else if （表達(dá)式n） 語句n；else 語句n1; Case條件語句語法格式：case（控制表達(dá)式）分支表達(dá)式1: 語句1;分支表達(dá)式2: 語句2;分支表達(dá)式n：語句n；default：語句n1；Endcasecase可以換為casex或casez ，這三者使用形式上一樣，但功能上有所差別。case、casez和casex的差別 case01xz0100010100 x0010z0001case、casez和casex的差別casez01xz0100110101x0011z1111case、casez和casex的差別Casex01xz0101110111x1111z1111case、casez和casex的差別從表中可以看出三者差別如下： case是將所有邏輯值進(jìn)行比較； casez則將高阻情況z情況忽略； casex則進(jìn)一步將高阻z和未定x均忽略不計(jì)。 循環(huán)語句