1、第十章 工藝集成 集成電路工藝主要分為以下幾大類： 氧化：干氧氧化、濕氧氧化、水汽氧化 CVD：APCVD、LPCVD、PECVD PVD：蒸發(fā)、濺射 外延 擴(kuò)散 離子注入 光刻：紫外光刻、X射線光刻、電子束光刻 刻蝕：干法刻蝕、濕法刻蝕工藝集成：運(yùn)用各類工藝技術(shù)形成電路結(jié)構(gòu)的制造過程制膜工藝摻雜工藝圖形轉(zhuǎn)換第十章 工藝集成 集成電路工藝主要分為以下幾大類：制膜工藝摻自隔離：MOSFET源、漏極的導(dǎo)電類型相同，并與襯底導(dǎo)電類型相反，所以MOSFET本身就被pn結(jié)隔離，即自隔離(self-isolated)。 源漏電流只有在導(dǎo)電溝道形成后才能形成，只要相鄰晶體管之間不存在導(dǎo)電溝道，相鄰晶體管間便

2、不會存在顯著的電流。 只要維持源-襯底pn結(jié)和漏-襯底pn結(jié)的反偏，MOSFET便能維持自隔離。 MOS集成電路的晶體管之間不需要pn結(jié)隔離，可大大提高集成度。10.1.1 MOS集成電路中的隔離10.1、集成電路中的隔離自隔離：MOSFET源、漏極的導(dǎo)電類型相同，并與襯底導(dǎo)電類型寄生MOSFET ：由于集成電路是通過金屬引線實現(xiàn)互聯(lián)的，當(dāng)金屬引線經(jīng)過兩個MOSFET之間的區(qū)域(場區(qū))時，會形成寄生的MOSFET 。如圖所示，寄生的MOSFET以金屬引線為柵、引線下兩個MOSFET間的區(qū)域為寄生導(dǎo)電溝道、高摻雜區(qū)(2)和(3)為源漏。因此，MOS集成電路中的隔離主要是防止形成寄生的導(dǎo)電溝道，即

3、防止場區(qū)的寄生MOSFET開啟。寄生MOSFET ：由于集成電路是通過金屬引線實現(xiàn)互聯(lián)的，當(dāng)防止場區(qū)的寄生MOSFET開啟的方法： 提高寄生MOSFET的閾值電壓，使寄生場效應(yīng)晶體管的閾值電壓高于集成電路的工作電壓。通常場區(qū)的閾值電壓要比集成電路的電源電壓高34V，以使相互隔離的兩個MOSFET間的漏電流小于l pA。提高場效應(yīng)晶體管閾值電壓的方法主要有兩種： 增加場區(qū)SiO2的厚度，但是過厚的氧化層將產(chǎn)生過高的臺階，從而引起臺階覆蓋的問題，通常場氧化層厚度為柵氧化層厚度的7-10倍。 增大氧化層下的溝道摻雜濃度，即形成溝道阻擋層。通常利用離子注入方法提高場氧化層下硅表面區(qū)的雜質(zhì)濃度。 在MO

4、S集成電路中同時使用上述兩種方法進(jìn)行器件的隔離，從而提高場區(qū)晶體管的閾值電壓。 防止場區(qū)的寄生MOSFET開啟的方法：提高場效應(yīng)晶體管閾值電 首先在清洗后的硅片上熱氧化制備20-60nm的SiO2層，稱為SiO2襯墊或SiO2緩沖層，用于減緩Si襯底與Si3N4層之間的應(yīng)力。通常緩沖層越厚，Si與Si3N4間的應(yīng)力越小，但是由于橫向氧化作用，厚的緩沖層將削弱作為氧化阻擋層的Si3N4的阻擋作用，改變有源區(qū)的形狀和尺寸。 在SiO2緩沖層上，利用CVD工藝淀積一層厚度為100200nm的Si3N4層作為氧化阻擋層。 光刻和刻蝕Si3N4層和SiO2層以形成場氧區(qū)。 場氧化層是采用選擇氧化方法制備

5、的，稱為局部場氧化工藝，即LOCOS隔離工藝（LOCal Oxidation of Silicon）。 LOCOS方法形成的厚SiO2層是半埋入方式的，可以減小表面的臺階高度。在工藝上厚的場氧化層和高濃度雜質(zhì)注入是利用同一次光刻完成的。LOCOS隔離工藝 場氧化層是采用選擇氧化方法制備的，稱為局部場氧化工藝在光刻膠保護(hù)下進(jìn)行離子注入，提高場氧化層下溝道的雜質(zhì)濃度，形成溝道阻擋層，提高寄生場氧MOSFET的閾值電壓。 去除光刻膠后進(jìn)行場區(qū)氧化，在已形成的溝道阻擋層上熱氧化生長0.31.0m的場SiO2層，形成器件的隔離。最后去除Si3N4層。 由于氧化劑通過SiO2層橫向擴(kuò)散，使氧化反應(yīng)橫向擴(kuò)展

6、，生成逐漸變薄的 SiO2層，通常稱為鳥嘴。由于鳥嘴的形成，使場氧區(qū)向器件有源區(qū)橫向擴(kuò)展，通常0.50.6m厚的場氧化層每個邊緣約有0.5m的鳥嘴區(qū)域。 鳥嘴區(qū)屬于無用的過渡區(qū)，對提高集成電路的集成度不利。在光刻膠保護(hù)下進(jìn)行離子注入，提高場氧化層下溝道的雜質(zhì)濃度，形 在亞微米集成電路制備中，對LOCOS隔離工藝進(jìn)行改進(jìn)，出現(xiàn)了減小鳥嘴，提高表面平坦化的隔離方法。1. 回刻的LOCOS工藝：通過回刻除去部分場氧化層，從而使表面平坦并恢復(fù)部分被鳥嘴占去的有源區(qū)。2. 多晶硅緩沖層的LOCOS工藝：由于鳥嘴的形成與二氧化硅緩沖層密切相關(guān)，減薄二氧化硅緩沖層可以減小鳥嘴的尺寸，因此在多晶硅緩沖層的 L

7、OCOS工藝中，利用多晶硅和二氧化硅疊層替代單一的二氧化硅緩沖層(多晶硅50nm/SiO2510nm)，可以大大降低鳥嘴的尺寸。3. 界面保護(hù)的局部氧化工藝：在緩沖二氧化硅層之下直接先淀積一薄層10nm左右的氮化硅，從而保護(hù)了Si界面，抑制氧化氣氛的橫向擴(kuò)散，大大降低了鳥嘴的尺寸。LOCOS隔離工藝的改進(jìn) - 減小鳥嘴 在亞微米集成電路制備中，對LOCOS隔離工藝進(jìn)行改進(jìn) 側(cè)墻掩蔽隔離是一種無鳥嘴的隔離工藝。 SiO2和Si3N4層的制備和普通的LOCOS工藝相同，但刻蝕時，除了刻蝕Si3N4和SiO2外還需要腐蝕硅層，腐蝕的硅層厚度約為場氧化層厚度的一半。通常采用KOH等各向異性腐蝕法，在硅

8、表面形成傾斜60度左右的側(cè)墻。 隨后再淀積第二層SiO2緩沖層和Si3N4層，并采用CVD方法在上面淀積一層SiO2。 各向異性腐蝕CVD SiO2層以后，只剩下側(cè)墻部分。 在SiO2側(cè)墻保護(hù)下腐蝕Si3N4和SiO2層直至露出硅，然后再去除CVD SiO2側(cè)墻 ，形成由Si3N4和SiO2層包圍的平臺。進(jìn)行溝道阻擋層注入和場SiO2層生長。 最后去除Si3N4和緩沖SiO2層。側(cè)墻掩蔽隔離 側(cè)墻掩蔽隔離是一種無鳥嘴的隔離工藝。側(cè)墻掩蔽隔離 淺槽隔離(STI)是一種全新的MOS集成電路隔離方法，它可以在全平坦化的條件下使鳥嘴區(qū)的寬度接近零，目前己成為0.25m以下集成電路生產(chǎn)過程中的標(biāo)準(zhǔn)器件隔

9、離技術(shù)。淺槽隔離的工藝： 首先利用高各向異性的干法刻蝕工藝在隔離區(qū)刻蝕出深度較淺的(0.3 0.6m)的溝槽 用CVD方法進(jìn)行二氧化硅填充 用CMP方法除去多余的SiO2層和Si3N4層，達(dá)到在硅片上選擇性保留厚氧化層的目的。淺槽隔離(STI，Shallow Trench Isolation) 淺槽隔離(STI)是一種全新的MOS集成電路隔離方法 在傳統(tǒng)的雙極集成電路中的隔離主要是采用結(jié)隔離，結(jié)隔離已經(jīng)成為雙極集成電路的標(biāo)準(zhǔn)埋收集極工藝的重要組成部分。 10.1.2 雙極集成電路中的隔離 在外延層上淀積SiO2并進(jìn)行光刻和刻蝕，去除光刻膠露出隔離區(qū)上的Si，隨后進(jìn)行硼擴(kuò)散，形成p型隔離區(qū)。在硅

10、襯底上形成了許多由反偏p-n結(jié)隔離開的孤立的外延島。 由于需要擴(kuò)透整個n型層，因此硼的隔離擴(kuò)散是雙極工藝中最費(fèi)時的。 在傳統(tǒng)的雙極集成電路中的隔離主要是采用結(jié)隔離，結(jié)隔離 結(jié)隔離的工藝簡單，但存在兩個主要問題：隔離區(qū)較寬。硼的橫向擴(kuò)散顯著，橫向擴(kuò)散的距離是縱向擴(kuò)散距離的7580，p型隔離區(qū)的寬度一般是n層深度的2倍，使集成電路的有效面積減少，對提高集成電路的集成度不利。隔離擴(kuò)散引入較大的收集區(qū)-襯底和收集區(qū)-基區(qū)電容，不利于集成電路速度的提高。 結(jié)隔離的工藝簡單，但存在兩個主要問題：1、CMOS集成電路中的阱 CMOS集成電路中必須在同一硅片上制備n溝和p溝器件，而pMOS需要在n型硅襯底上制

11、備，nMOS需要在p型硅襯底上制備，因此必須在襯底上制備與硅襯底導(dǎo)電類型相反的摻雜區(qū)域。 在硅襯底上形成的、摻雜類型與硅襯底相反的區(qū)域稱為阱(well) 。 阱通常是通過注入或擴(kuò)散工藝形成的，摻雜為n型稱為n阱，摻雜為p型的稱為p阱，而在同一硅片上形成n阱和p阱的稱為雙阱(twin-well) 。10.2 CMOS集成電路中的工藝集成10.2.1 MOS集成電路的發(fā)展10.2.2 CMOS工藝中的基本模塊及對器件性能的影響1、CMOS集成電路中的阱10.2 CMOS集成電路中的工藝 p阱CMOS是最早應(yīng)用于集成電路制備工藝中的。 原始硅襯底采用n型，注入p型雜質(zhì)形成p阱。阱的摻雜濃度比襯底摻雜

12、濃度高，但由于電子遷移率比空穴遷移率高，p阱工藝容易實現(xiàn)兩種MOS器件的性能匹配。 p阱CMOS工藝適于制備靜態(tài)邏輯電路。 p阱CMOSn阱CMOS 在n阱工藝中，pMOS器件制作在摻雜濃度較高的n阱內(nèi)，而nMOS器件則制作在摻雜濃度較低的襯底上，因此n阱工藝易于獲得高性能的nMOS器件。 在l2m工藝中，n阱工藝常用于微處理器、DRAM等的設(shè)計。 p阱CMOS是最早應(yīng)用于集成電路制備工藝中的。p阱C典型的雙阱工藝流程：先在硅襯底上生長一層薄氧化層和氮化硅阻擋層，然后進(jìn)行光刻、刻蝕，露出n阱區(qū)并離子注入磷。在n阱區(qū)生長約350nm的厚氧化層，氮化硅保護(hù)n阱以外的區(qū)域不會氧化。去除氮化硅層，露出

13、p阱區(qū)，注入硼，由于n阱區(qū)上有厚氧化層覆蓋，阻擋離子注入，因此可以自對準(zhǔn)地在n阱以外的區(qū)域形成p阱。進(jìn)行退火，使雙阱中的雜質(zhì)同時推進(jìn)。這樣形成的雙阱只需一次光刻，避免了多次光刻的對準(zhǔn)難題。雙阱CMOS雙阱CMOS工藝在極輕摻雜的外延硅襯底上分別形成n阱和p阱，如圖。典型的雙阱工藝流程：雙阱CMOS雙阱CMOS工藝在極輕摻雜的 在通常的工藝中，阱是通過離子注入后推進(jìn)到所需的深度形成的，阱中的雜質(zhì)在推進(jìn)過程中，在縱向擴(kuò)散的同時也存在著橫向擴(kuò)散，橫向擴(kuò)散不利于集成度的提高。 因此，采用高能離子注入將雜質(zhì)直接注入到所需深度，從而避免了雜質(zhì)的嚴(yán)重橫向擴(kuò)散。 利用高能注入形成的阱，表面處的雜質(zhì)濃度較低，通

14、常稱為反向阱。不同阱之間橫向擴(kuò)散少，阱表面雜質(zhì)濃度較低，有利于器件特性的改善。反向阱 在通常的工藝中，阱是通過離子注入后推進(jìn)到所需的深度形 由于需要在同一襯底上制備nMOS和pMOS，CMOS集成電路中多晶硅柵電極摻雜類型的選擇是一個關(guān)鍵問題。 對于邏輯電路，希望n溝和p溝器件具有數(shù)值相同的閾值電壓。 采用n+多晶硅作為柵電極，n+多晶硅材料與n型襯底和p型襯底間的功函數(shù)不對稱。nMOS很容易達(dá)到所需的閾值電壓VTn，但是對于pMOS器件，由于功函數(shù)的非對稱性，通常需要對溝道注入一淺層硼，調(diào)整閾值（閾值調(diào)整注入）。這類器件的穿透效應(yīng)顯著，使pMOS的漏電流增大，芯片功耗增加。 采用p+多晶硅作

15、為柵電極，pMOS很容易達(dá)到所需的閾值電壓，由于功函數(shù)的非對稱性，nMOS的閾值電壓難以調(diào)整，必須采用補(bǔ)償?shù)姆椒?。同樣會引起nMOS器件性能的退化。 2、CMOS集成電路中的柵電極多晶硅柵電極的摻雜 由于需要在同一襯底上制備nMOS和pMOS，CMOS 理想的方法是采用雙摻雜多晶硅柵工藝，在同一芯片上分別使用n+和p+多晶硅柵電極，即nMOS采用n+多晶硅柵電極，pMOS采用p+多晶硅柵電極。這樣可以使得nMOS與pMOS在閾值電壓、溝道長度、溝道摻雜等多方面對稱。 在雙摻雜工藝中，首先淀積和刻蝕的是非摻雜的多晶硅，隨后多晶硅的摻雜和相應(yīng)的源漏區(qū)域的摻雜同時完成。 雙摻雜多晶硅柵工藝 理想的方

16、法是采用雙摻雜多晶硅柵工藝，在同一芯片上 在傳統(tǒng)的CMOS器件中，源漏區(qū)只是一個單一的pn結(jié)，隨著器件特征尺寸的不斷縮小， CMOS集成電路的源漏結(jié)構(gòu)逐漸變得越來越復(fù)雜。 3、CMOS集成電路中的漏源結(jié)構(gòu)輕摻雜源漏結(jié)構(gòu)(LDD)： 多晶硅柵邊緣到漏端是輕摻雜的LDD區(qū)，可承受源漏之間的高電壓。通過優(yōu)化LDD區(qū)域的電荷和長度，可以使源漏的穿通電壓達(dá)到最大值。源漏結(jié)構(gòu)的發(fā)展 在傳統(tǒng)的CMOS器件中，源漏區(qū)只是一個單一的pn結(jié)，源漏擴(kuò)展結(jié)構(gòu)(S/D extension)： 隨著器件特征尺寸的進(jìn)一步縮小，為了獲得更淺的結(jié)深和更高的摻雜濃度以改善器件的特性、抑制短溝效應(yīng)，出現(xiàn)了源漏擴(kuò)展結(jié)構(gòu)，其中超淺的擴(kuò)

17、展區(qū)用以形成淺結(jié)，抑制短溝效應(yīng)；較深的源漏區(qū)用以形成好的歐姆接觸、降低接觸電阻。利用大角度傾斜注入反型雜質(zhì)的技術(shù)： 進(jìn)一步降低短溝效應(yīng)、降低源漏擴(kuò)展區(qū)的橫擴(kuò)、提高雜質(zhì)分布的梯度以降低源漏串聯(lián)電阻，在源漏擴(kuò)展區(qū)周圍形成反型摻雜區(qū)，其雜質(zhì)分布截面類似于暈環(huán)(halo)和袋狀結(jié)構(gòu)。 源漏擴(kuò)展結(jié)構(gòu)(S/D extension)：(1) 采用Si+或Ge+注入，使Si襯底的注入?yún)^(qū)預(yù)非晶化。預(yù)非晶化的結(jié)果使晶體表面取向雜亂，從而降低溝道效應(yīng)。(2) 極低能量下的BF2或B注入(10kev)。由于注入BF2時存在氟，通過退火去除缺陷較困難，所以通常選用B的極低能注入效果較好。(3) 退火通常采用快速熱退火(

18、RTA：Rapid Thermal Annealing)。 隨著器件特征尺寸的縮小，必須縮小源漏結(jié)深以抑制短溝效應(yīng)并提高器件間隔離性能。 由于B的質(zhì)量較輕，注入B后，雜質(zhì)分布會出觀較長的拖尾，即存在溝道效應(yīng)，因此制備淺的p+/n結(jié)要比n+/p結(jié)困難。 在0.25m以下的工藝中通常采用注入BF2，但仍然存在不可忽略的雜質(zhì)分布拖尾。因此，進(jìn)行了大量研究以獲得超淺、高激活、低缺陷的pn結(jié)。(1) 采用Si+或Ge+注入，使Si襯底的注入?yún)^(qū)預(yù)非晶化。4、自對準(zhǔn)結(jié)構(gòu)和接觸 自對準(zhǔn)技術(shù)是利用單一掩模版在硅片上形成多層自對準(zhǔn)結(jié)構(gòu)的技術(shù)，不僅工藝簡化，且消除了多塊掩模版之間的對準(zhǔn)容差。隨著器件特征尺寸的不斷縮

19、小，自對準(zhǔn)技術(shù)已經(jīng)成為一種常用的工藝方法。 最早發(fā)展起來和最常用的自對準(zhǔn)技術(shù)是源漏的自對準(zhǔn)注入（也稱為硅柵自對準(zhǔn)），即在多晶硅柵的掩蔽下自對準(zhǔn)地進(jìn)行源漏區(qū)的雜質(zhì)注入，并同時完成多晶硅柵的雜質(zhì)注入。 自對準(zhǔn)的多晶硅柵避免了采用鋁柵時多次光刻引起的柵極錯位。4、自對準(zhǔn)結(jié)構(gòu)和接觸 自對準(zhǔn)技術(shù)是利用單一掩模版在硅片圖(a)，進(jìn)行源、漏區(qū)注入以形成pn結(jié)。圖(b)，淀積50-l00nm的Ti薄膜。圖(c)，在N2氣氛中，500-600退火，金屬Ti與硅或多晶硅接觸的地方發(fā)生反應(yīng)形成 TiSix，而在金屬與非硅的接觸區(qū)域則不會發(fā)生反應(yīng)。 去除未反應(yīng)的金屬Ti，則多晶硅柵、源漏區(qū)等區(qū)域完全被硅化物覆蓋，而其

20、他沒有露出硅層的區(qū)域則不存在硅化物，從而實現(xiàn)了自對準(zhǔn)的硅化物生長。 最后進(jìn)行第二次高溫退火以進(jìn)一步降低硅化物的薄層電阻。TiSi2自對準(zhǔn)工藝 在自對準(zhǔn)硅化物工藝中，在MOSFET的整個源、漏區(qū)和多晶硅柵上自對準(zhǔn)地形成低電阻率的金屬硅化物薄膜。圖(a)，進(jìn)行源、漏區(qū)注入以形成pn結(jié)。TiSi2自對準(zhǔn)工藝10.2.3 雙阱CMOS IC 工藝流程(1) 硅片準(zhǔn)備：一般采用輕摻雜p形(100)硅片 。(2) 阱的制備：熱氧化SiO2緩沖層，LPCVD Si3N4。第一次光刻形成n阱，如圖(a)。 n阱注入，先注入P，然后注入As。兩次注入可以保證退火后阱區(qū)的均勻性，同時有利于防止穿通以及場區(qū)開啟。

21、對n阱進(jìn)行氧化，形成較厚的氧化層，作為p阱注入時的掩蔽層。 p阱B注入，進(jìn)行退火以使雜質(zhì)推進(jìn)到所需要的深度。最后雙阱的深度約為1.8m。10.2.3 雙阱CMOS IC 工藝流程(1) 硅片準(zhǔn)備：(3) 場區(qū)隔離：不同的隔離方式，具有不同的流程。對于LOCOS隔離，首先生長SiO2緩沖層并LPCVD Si3N4。 第二次光刻形成場區(qū)，反應(yīng)離子刻蝕Si3N4。 進(jìn)行場區(qū)注入及場區(qū)氧化以防止場區(qū)開啟。對于淺槽隔離STI，首先進(jìn)行第二次光刻形成場區(qū)。 刻蝕溝槽和場區(qū)注入。 CVD淀積二氧化硅。 CMP平坦化。(3) 場區(qū)隔離：不同的隔離方式，具有不同的流程。(4) CMOS器件的形成：閾值調(diào)整注入：

22、 首先生長屏蔽氧化層并進(jìn)行光刻，進(jìn)行閾值調(diào)整注入，若采用p+多晶硅柵，對nMOS進(jìn)行閾值調(diào)整注入，注入離子為P。去膠和屏蔽氧化層。形成柵： 生長薄柵氧化層并淀積多晶硅，進(jìn)行光刻，形成柵電極圖形，刻蝕多晶硅，形成柵。(4) CMOS器件的形成：源漏形成： 光刻n形注入?yún)^(qū)，露出所有nMOS有源區(qū)，對于LDD結(jié)構(gòu)進(jìn)行nMOS的LDD注入。 光刻p形注入?yún)^(qū)，露出所有pMOS有源區(qū)，對于LDD結(jié)構(gòu)進(jìn)行pMOS的LDD注入。 淀積二氧化硅，并各向異性刻蝕形成側(cè)墻。源漏形成： 預(yù)非晶化離子注入，注入Si或Ge，以利于淺結(jié)的形成。 n+注入?yún)^(qū)光刻，并對nMOS進(jìn)行源漏重?fù)诫s注入，同時形成n+多晶硅柵和pMOS

23、的n+體區(qū)引出。 p+注入?yún)^(qū)光刻，并對pMOS進(jìn)行源漏重?fù)诫s注入，同時形成nMOS管的p+體區(qū)引出。若采用雙摻雜多晶硅柵還形成了p+多晶硅柵注入。 快速熱退火以進(jìn)行雜質(zhì)激活。 濺射金屬Ti或Co，進(jìn)行自對準(zhǔn)硅化物工藝，形成接觸。 預(yù)非晶化離子注入，注入Si或Ge，以利于淺結(jié)的形成。(5) 多層金屬互聯(lián)。(6) 后部封裝工藝。(5) 多層金屬互聯(lián)。10. 3 雙極集成電路的工藝集成10.3.1 雙極集成電路工藝的發(fā)展10.3.2 標(biāo)準(zhǔn)埋層雙極集成電路工藝流程 早期的平面雙極集成電路工藝主要采用反偏pn結(jié)隔離，主要有： 標(biāo)準(zhǔn)埋層雙極晶體管SBC 收集區(qū)擴(kuò)散隔離雙極晶體管CDI 三擴(kuò)散層雙極晶體管右

24、圖為三種晶體管的結(jié)構(gòu)圖。10. 3 雙極集成電路的工藝集成10.3.1 雙極集成電路（1）襯底準(zhǔn)備 襯底通常采用輕摻雜的p形硅，摻雜濃度一般在1015cm-3的量級。 為了和CMOS工藝兼容，選用 (100)晶向襯底。（2）埋層的制備 為了減少雙極晶體管收集區(qū)的串聯(lián)電阻，并減少寄生pnp晶體管的影響，在作為雙極晶體管的收集區(qū)的外延層和襯底之間通常要制作n+埋層。首先在襯底上生長二氧化硅，并進(jìn)行第一次光刻，刻蝕露出埋層區(qū)域，然后注入n型雜質(zhì)，隨后退火激活雜質(zhì)，如圖(a)。最理想的埋層雜質(zhì)是As。（1）襯底準(zhǔn)備（2）埋層的制備（3）外延生長技術(shù) 用濕法去除全部二氧化硅層后，外延生長一層輕摻雜的硅，

25、作為雙極晶體管的收集區(qū)，整個雙極晶體管制作在該外延層上的，如圖(b)。（4）隔離區(qū)的形成 生長一層二氧化硅，隨后進(jìn)行第二次光刻，刻出隔離區(qū)，并刻蝕掉隔離區(qū)上的氧化層。隨后預(yù)淀積硼，退火使雜質(zhì)推進(jìn)到所需要的深度，形成p形隔離區(qū)。在硅襯底上形成了許多由反偏pn結(jié)隔離開的孤立的外延島，如圖(c)，從而實現(xiàn)器件間的電絕緣。（5）深收集極接觸 為了降低收集極串聯(lián)電阻，需要制備重?fù)诫s的n形接觸。進(jìn)行第三次光刻，刻蝕出收集極，注入磷，退火激活，如圖(d)。（3）外延生長技術(shù)（6） 基區(qū)的形成 第四次光刻刻蝕出基區(qū)，然后注入硼，退火使其擴(kuò)散形成基區(qū)。由于基區(qū)的摻雜及其分布直接影響著器件的電流增益、截止頻率等特

26、性，因此注入硼的能量和劑量需要加以特別控制，如圖(e)。（7）發(fā)射區(qū)的形成 在基區(qū)生長一層氧化層，進(jìn)行第五次光刻，刻蝕出發(fā)射區(qū)，進(jìn)行磷擴(kuò)散或砷注入，并退火形成發(fā)射區(qū)，如圖(f)。（8）金屬接觸和互聯(lián) 淀積SiO2后，進(jìn)行第六次光刻，刻蝕出接觸孔，以實現(xiàn)電極的引出。接觸孔中濺射金屬形成歐姆接觸和互聯(lián)引線。隨后進(jìn)行第七次光刻，形成金屬互聯(lián)。（9）后部封裝工藝（6） 基區(qū)的形成1 先進(jìn)的隔離技術(shù) 器件之間的隔離是集成電路的重要環(huán)節(jié)。雙極集成電路中最為常用，也是最簡單的手段是利用pn結(jié)隔離，但是這種隔離的缺點(diǎn)是所需面積大、寄生電容大，不適合于高速、高集成度的集成電路。 深槽隔離是在器件之間刻出深度大于

27、3m的溝槽，隨后采用二氧化硅或多晶硅回填，并采用CMP使之平坦化。 深槽隔離技術(shù)大大地減少了器件面積和反射極-襯底間的寄生電容，能顯著提高雙極集成電路的集成度和速度。深槽隔離還能增大雙極晶體管收集極之間的擊穿電壓。但是深槽隔離的缺點(diǎn)是工藝復(fù)雜、成本較高。10. 3.3 其他先進(jìn)的雙極集成電路工藝流程1 先進(jìn)的隔離技術(shù)10. 3.3 其他先進(jìn)的雙極集成電路工藝2 多晶硅發(fā)射極 采用多晶硅形成發(fā)射區(qū)接觸可以大大改善晶體管的電流增益和縮小器件的縱向尺寸，獲得更淺的發(fā)射結(jié)。 多晶硅發(fā)射極技術(shù)是在發(fā)射區(qū)上直接淀積一層多晶硅，并對多晶硅進(jìn)行摻雜和退火，使雜質(zhì)擴(kuò)散到單晶硅形成發(fā)射區(qū)，并把這層多晶硅作為發(fā)射區(qū)

28、的接觸。這樣形成的發(fā)射區(qū)深度約為200nm ，基區(qū)深度在100nm左右。 多晶硅發(fā)射極技術(shù)的作用在于控制單晶硅發(fā)射區(qū)表面的有效復(fù)合速率S0。2 多晶硅發(fā)射極3 自對準(zhǔn)發(fā)射極和基區(qū)接觸 利用自對準(zhǔn)技術(shù)實現(xiàn)發(fā)射區(qū)和基區(qū)的接觸可以不需要進(jìn)行兩次光刻，而是直接自對準(zhǔn)形成，從而不存在光刻版之間的套刻問題，有效地減少了器件內(nèi)部電極之間的距離。雙極自對準(zhǔn)技術(shù)采用雙層多晶硅，其結(jié)構(gòu)如圖。第一層多晶硅poly1是作為基極的p+多晶硅，第二層多晶硅poly2是作為發(fā)射區(qū)及其接觸的n+多晶硅。 3 自對準(zhǔn)發(fā)射極和基區(qū)接觸 在隔離完成之后，刻蝕掉有源區(qū)的二氧化硅，隨后淀積一層多晶硅poly1，重?fù)诫sp型雜質(zhì)硼?；瘜W(xué)氣

29、相沉積一層SiO2，如圖(a)。 采用各向異性的干法刻蝕去除發(fā)射區(qū)上的二氧化硅和多晶硅，如圖(b)。 高溫氧化使發(fā)射區(qū)窗口和多晶硅側(cè)壁上形成一層二氧化硅，由于多晶硅的氧化速度較快，因此多晶硅上的氧化層較厚，如圖(c)。雙層多晶硅自對準(zhǔn)發(fā)射極和基區(qū)接觸工藝的過程 在隔離完成之后，刻蝕掉有源區(qū)的二氧化硅，隨后淀積一層 干法刻蝕形成側(cè)墻，用于隔離開基極和發(fā)射極，其厚度和質(zhì)量非常重要。隨后進(jìn)行基區(qū)的硼注入，如圖(d)。 在發(fā)射區(qū)去除二氧化硅并清洗后，淀積多晶硅poly2并進(jìn)行重n型摻雜，形成發(fā)射極，通過快速熱退火，利用poly2中雜質(zhì)的外推形成發(fā)射區(qū)如圖(e)。從而實現(xiàn)自對準(zhǔn)的發(fā)射極和基極接觸。 干法

30、刻蝕形成側(cè)墻，用于隔離開基極和發(fā)射極，其厚度和質(zhì)10. 4 BiCMOS的工藝集成 BiCMOS是把雙極器件和CMOS器件同時集成在同一芯片上，取長補(bǔ)短，集中了雙極晶體管和CMOS器件的優(yōu)點(diǎn)，為高速、高性能超大規(guī)模集成電路的發(fā)展開辟了一條嶄新的道路。BiCMOS技術(shù)，利用CMOS器件制作高集成度、低功耗的部分，而利用雙極器件制作輸入和輸出部分或者高速部分。 目前開發(fā)的BiCMOS工藝主要有兩類：一是以CMOS工藝為基礎(chǔ)的BiCMOS工藝，主要包括p阱BiCMOS、n阱BiCMOS，這種工藝對于保障CMOS器件的性能有利。另一類是以標(biāo)準(zhǔn)雙極工藝為基礎(chǔ)的BiCMOS工藝，其中包括雙阱BiCMOS工

31、藝等，這種工藝比較有利于保障雙極晶體管部分，因此以以標(biāo)準(zhǔn)雙極工藝為基礎(chǔ)的BiCMOS工藝較為常用。10. 4 BiCMOS的工藝集成 BiCMOS是把雙10. 4.1 以CMOS工藝為基礎(chǔ)的BiCMOS的工藝 圖示出了以n阱CMOS工藝為基礎(chǔ)的BiCMOS的基本結(jié)構(gòu)，采用在p+Si上外延p-層的襯底，其中nMOS直接在p-層上制備，pMOS則制作在n阱中。MOS器件仍然采用多晶硅柵。npn雙極晶體管也制作在n阱中，利用n阱作為npn雙極晶體管的收集區(qū)。和CMOS工藝相比，需要增加p型基區(qū)的光刻和雜質(zhì)注入，其他許多工藝步驟則可以在MOS和雙極間共享，如n+漏源摻雜同時用于形成發(fā)射極和收集極接觸，p+源漏摻雜則同時用于形成基極接觸。這種結(jié)構(gòu)的工藝簡單，但還存在收集區(qū)的串聯(lián)電阻過大，npn雙極晶體管和nMOS共襯底，從而限制npn雙極晶體管的使用等問題。通過增加埋層的方法可以加以改善。10. 4.1 以CMOS工藝為基礎(chǔ)的BiCMOS的工藝 圖示出了增加埋層的以p阱CMOS工藝為基礎(chǔ)的BiCMOS的基本結(jié)構(gòu)。該工藝采用p-Si為襯底，并在其上制備n+埋層和n外延