第4章常用組合邏輯功能器件本章將介紹幾種常用的中規(guī)模集成電路(MSI),這些中規(guī)模集成電路分別具有特定的邏輯功能,稱為功能模塊,用功能模塊設(shè)計(jì)組合邏輯電路,具有許多優(yōu)點(diǎn).4.1自頂向下的模塊化設(shè)計(jì)方法頂:指系統(tǒng)功能,即系統(tǒng)總要求,較抽象.向下:指根據(jù)系統(tǒng)總要求,將系統(tǒng)分解為若干個子系統(tǒng),再將每個子系統(tǒng)分解為若干個功能模塊……,直至分成許多各具特定功能的基本模塊為止.例:設(shè)計(jì)一個數(shù)據(jù)檢測系統(tǒng),功能表如下:S1S2

輸出功能00A+B01A－B0Min(A,B)11Max(A,B)數(shù)據(jù)A、B分別來自兩個傳感器.B:數(shù)據(jù)檢測系統(tǒng)

B1:輸入傳感器數(shù)據(jù)

B2

計(jì)算值

B3

選擇輸出

B11傳感器A

B12傳感器BB21A+BB22A－BB23Min(A,B)B24Max(A,B)*****

B231

比較

A和B

B232

選擇

Min**

B241

比較

A和B

B242

選擇

Max**頂層*：葉結(jié)點(diǎn)分層設(shè)計(jì)樹AB

B11轉(zhuǎn)換A

B12轉(zhuǎn)換B

B21二進(jìn)制加法

B22二進(jìn)制減法

B231

比較

B241

比較

B242

選擇

B232

選擇

B3輸出選擇S1S2B1:輸入B2:計(jì)算

功能選擇輸出傳感器

分層方框圖minmaxB23B244.2編碼器將信息(如數(shù)和字符等)轉(zhuǎn)換成符合一定規(guī)則的二進(jìn)制代碼.4.2.1二進(jìn)制編碼器用n位二進(jìn)制代碼對N=2n個特定信息進(jìn)行編碼的邏輯電路.設(shè)計(jì)方法:

以例說明設(shè)計(jì)一個具有互相排斥輸入條件的編碼器.輸入:X0、X1、X2、X3輸出：A1、A0對應(yīng)關(guān)系：輸入A1A0

X000

X101

X210

X311X3X2X1X0A1A00000××0001000010010011××0100100101××0110××0111××000111001××010××1011××100××1101××1110××1111××

X3X2X1X0000111100001111011××××××××××××00A1=X2+X3000111100001111010××××××××××××01X3X2X1X0A0=X1+X34線—2線編碼器電路圖：≥1≥1X2X3X3X1A1A0編碼器在任何時候只允許有一個輸入信號有效;(2)電路無X0輸入端;(3)電路無輸入時,編碼器的輸出與X0編碼等效.帶輸出使能(Enable)端的優(yōu)先編碼器:輸出使能端:用于判別電路是否有信號輸入.優(yōu)先:對輸入信號按輕重緩急排序,當(dāng)有多個信號同時輸入時,只對優(yōu)先權(quán)高的一個信號進(jìn)行編碼.下面把上例4線—2線編碼器改成帶輸出使能(Enable)端的優(yōu)先編碼器,假設(shè)輸入信號優(yōu)先級的次序?yàn)?X3,X2,X1,X0.X3X2X1X0A1A0E0000000

1000100000100100011010010010001011000

11010001111001

0001101

0011101

0101101

01111011001101

1011101

1101101

111110

X3X2X1X000011110000111101100111111111100A1=X2+X3X3X2X1X000011110000111101001000111111101A0=X3+X2X1EO=X3X2X1X0=X3+X2+X1+X0≥1≥1&≥1X2X1X3X2X0A0A1EO編碼器電路圖4.2.2二－十進(jìn)制編碼器輸入:I0,I1,I2……I9,表示十個要求編碼的信號.輸出:BCD碼.電路有十根輸入線,四根輸出線,常稱為10線—4線編碼器4.2.3通用編碼器集成電路1.8線—3線優(yōu)先編碼器74148邏輯圖引腳圖74148功能說明：1）74148為8線—3線優(yōu)先編碼器，HPRI是最高位優(yōu)先編碼器的說明。2）編碼器輸入為低電平有效，輸出為3位二進(jìn)制反碼。3）EI端為輸入使能端,當(dāng)EI=0時,電路處于正常工作狀態(tài);當(dāng)EI=1時,電路禁止工作,Y2Y1Y0=111

。4）EO為選通輸出端.EO=EII0I1I2I3I4I5I6I7當(dāng)EI=0(即正常工作時),若編碼輸入信號Ii均為1(即無編碼信號輸入),則EO=0。說明當(dāng)EO=0時,電路在工作狀態(tài)，但無編碼信號輸入.這時Y2Y1Y0=111.GS=EI(I0+I1+I2+I3+I4+I5+I6+I7)5)GS為擴(kuò)展輸出端：當(dāng)EI=0(即正常工作時),若有編碼信號輸入(即至少有一個Ii為0),則GS=0。說明當(dāng)GS=0時,電路在工作狀態(tài),而且有編碼信號輸入。74148功能表例：用兩片74148構(gòu)成16線—4線優(yōu)先編碼器。00111XXXXXXXXXXXX11111110000011高位芯片工作情況：0111111111110XXXX01101111101011低位芯片工作情況：問題思考：若用四片74148構(gòu)成一個32線—5線編碼器，電路如何設(shè)計(jì)？若用八片74148構(gòu)成一個64線—6線編碼器，電路又如何設(shè)計(jì)？擴(kuò)展電路設(shè)計(jì)提示：

1）觀察上例編碼器低三位輸出電路結(jié)構(gòu)，并找出規(guī)律；

2）分析高位輸出和各GS之間的關(guān)系，將

GS作為輸入，高位信號作為輸出，設(shè)計(jì)一輸出電路。2.10線－4線優(yōu)先編碼器74147邏輯圖引腳圖74147功能表4.2.4編碼器應(yīng)用舉例4.2.5編碼器的VHDL描述LIBRARYieee;USEieee.std_logic_1164.all;ENTITYencoderISPORT(input:INSTD_LOGIC_VECTOR(7DOWNTO0);y:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDencoder;ARCHITECTURErtlOFencoderISBEGINPROCESS(input)BEGIN

一個普通編碼器的例子：CASEinputISWHEN“01111111”=>y<=“111”;WHEN“10111111”=>y<=“110”;WHEN“11011111”=>y<=“101”;WHEN“11101111”=>y<=“100”;WHEN“11110111”=>y<=“011”;WHEN“11111011”=>y<=“010”;WHEN“11111101”=>y<=“001”;WHEN“11111110”=>y<=“000”;WHENOTHERS=>y<=“XXX”;ENDCASE;ENDPROCESS;ENDrtl;LIBRARYieee;USEieee.std_logic_1164.all;ENTITYpriorityencoderISPORT(input:INSTD_LOGIC_VECTOR(7DOWNTO0);y:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDpriorityencoder;ARCHITECTURErtlOFpriorityencoderISBEGINPROCESS(input)BEGINIF(input(7)='0')THENy<=“111”;一個優(yōu)先編碼器的例子：

ELSIF(input(6)='0')THENy<=“110”;ELSIF(input(5)='0')THENy<=“101”;ELSIF(input(4)='0')THENy<=“100”;ELSIF(input(3)='0')THENy<=“011”;ELSIF(input(2)='0')THENy<=“010”;ELSIF(input(1)='0')THENy<=“001”;ELSEy<=“000”;ENDIF;ENDPROCESS;ENDrtl;4.3譯碼器/數(shù)據(jù)分配器4.3.1二進(jìn)制譯碼器譯碼是編碼的逆過程，作用是將一組碼轉(zhuǎn)換為確定信息。輸入：二進(jìn)制代碼，有n個；輸出：2n

個特定信息。1.譯碼器電路結(jié)構(gòu)以2線—4線譯碼器為例說明2線—4線譯碼器的真值表為:BAY0Y1Y2Y300100001010000010110001

X0X1Xn-1Y0Y1二進(jìn)制譯碼器……Y2n-1下圖為高電平輸出有效的2線–4線譯碼器電路圖,MSB&&&&11ABLSBY0Y1Y2Y3Y0=BA=m0Y1=BA=m1Y2=BA=m2Y3=BA=m3由真值表容易得出:①高電平輸出有效二進(jìn)制譯碼器,其輸出邏輯表達(dá)式為:Yi=mi

(mi為輸入變量所對應(yīng)的最小項(xiàng))②低電平輸出有效二進(jìn)制譯碼器,其輸出邏輯表達(dá)式為:Yi=mi

(mi為輸入變量所對應(yīng)的最小項(xiàng))譯碼器的另一種結(jié)構(gòu)：矩陣式結(jié)構(gòu)特點(diǎn)：門的扇入數(shù)少；延遲時間長。2.譯碼器的使能控制輸入端1）利用使能輸入控制端，既能使電路正常工作，也能使電路處于禁止工作狀態(tài)；2）利用使能輸入控制端，能實(shí)現(xiàn)譯碼器容量擴(kuò)展。EN為使能控制輸入端，EN=0，輸出均為0；EN=1，輸出譯碼信號。電路滿足：Yi=miEN&&&&11ABLSBY0Y1Y2Y3ENMSB邏輯圖Y0Y1Y2Y3ENAB邏輯符號利用使能端實(shí)現(xiàn)擴(kuò)展的例子：Y0Y1Y2Y3ENABY0Y1Y2Y3ENAB1I0I1I2Y0Y1Y2Y4Y3Y5Y6Y7（1）（2）當(dāng)I2=0時，(1)片工作,(2)片禁止.當(dāng)I2=1時,(1)片禁止,(2)片工作.由兩片2線—4線譯碼器組成3線—8線譯碼器2線—4線譯碼器組成4線--16線譯碼器4.3.2二—十進(jìn)制譯碼器輸入:BCD碼.輸出:十個高、低電平.(常稱4線—10線譯碼器)偽碼A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011100011111111011001111111111010101111111111

11111111111111輸出低電平有效真值表4線—10線譯碼器邏輯表達(dá)式：Y0=A3A2A1A0Y1=A3A2A1A0Y2=A3A2A1A0Y3=A3A2A1A0Y4=A3A2A1A0Y5=A3A2A1A0Y6=A3A2A1A0Y7=A3A2A1A0Y8=A3A2A1A0Y9=A3A2A1A04.3.3通用譯碼器集成電路74138帶使能端3線—8線譯碼器邏輯圖引腳圖74138功能表②

電路輸出低電平有效;74138特性：①74138的邏輯表達(dá)式為：③=100,電路工作;否則,電路禁止工作,電路輸出均為1。(2)74154015BIN/SIXTEEN1248&ENa0a1a2S1S2Y0Y15a3……4線—16線譯碼器(3)744209BCD/DEC1248a0a1a2Y0Y9a3……4線—10線譯碼器4.3.4數(shù)據(jù)分配器數(shù)據(jù)分配是將一個數(shù)據(jù)源輸入的數(shù)據(jù)根據(jù)需要送到不同的輸出端上去，實(shí)現(xiàn)數(shù)據(jù)分配功能的邏輯電路稱為數(shù)據(jù)分配器。分配器又叫多路復(fù)用器。數(shù)據(jù)分配器一般用帶使能控制端的二進(jìn)制譯碼器實(shí)現(xiàn)。74138輸出表達(dá)式：分配器輸出表達(dá)式：4.3.5顯示譯碼器（1）半導(dǎo)體顯示器，也稱發(fā)光二極管顯示器；（2）熒光數(shù)字顯示器，如熒光數(shù)碼管、場致發(fā)光數(shù)字板等；（3）液體數(shù)字顯示器，如液晶顯示器、電泳顯示器等；（4）氣體放電顯示器，如輝光數(shù)碼管、等離子體顯示板等。顯示器分類：1.半導(dǎo)體數(shù)碼管（LightEmittingDiode簡稱LED）abcdfeg七段數(shù)碼管顯示器abcdfeg七段數(shù)碼管的兩種連接方法：①共陰abcdefg②共陽陽極加高電平字段亮。陰極加低電平字段亮。abcdefg

1半導(dǎo)體數(shù)碼管的工作電壓比較低（1.5～3V），能直接用TTL或CMOS集成電路驅(qū)動。除電壓比較低外，半導(dǎo)體數(shù)碼管還具有體積小、壽命長、可靠性高等優(yōu)點(diǎn)，而且響應(yīng)時間短（一般不超過0.1μs）,亮度也比較高。LED顯示器的缺點(diǎn)是工作電流大，每一段的工作電流在10mA左右。

2.液晶顯示器（LiquidCrystalDisplay,簡稱LCD）液晶是一種既具有液體的流動性又具有光學(xué)特性的有機(jī)化學(xué)物。液晶顯示器通過控制可見光的反射來達(dá)到顯示目的。液晶顯示器分兩類：反射式和背光式。反射式液晶顯示器使用的可見光是環(huán)境光線。而背光式液晶顯示器的可見光則由在顯示器內(nèi)特制的小光源提供。

LCD須用低頻交流信號驅(qū)動，一般使用方波信號，工作頻率約為25～60Hz，信號幅值可以很低，在1V以下仍能工作。液晶顯示器的最大優(yōu)點(diǎn)是功耗極低，每平方厘米的功耗的1μW以下。液晶顯示器工作電壓低，功耗小的特點(diǎn)，使其在各種小型、便攜式儀器、儀表中得到了廣泛的應(yīng)用。當(dāng)前，在電視機(jī)、計(jì)算機(jī)等設(shè)備中使用液晶顯示器已越來越普及，并成為一種發(fā)展趨勢。功能：將表示數(shù)字的BCD碼轉(zhuǎn)換成七段顯示碼。七段顯示譯碼器DCBAabcdefg輸入：BCD碼輸出：七段顯示碼3.顯示譯碼器設(shè)計(jì)顯示譯碼器設(shè)計(jì)步驟：（以輸入8421BCD碼、輸出驅(qū)動共陽顯示器為例）①列真值表；②化簡、寫最簡函數(shù)表達(dá)式；③畫電路圖。真值表DCBA

abcdefg

顯示00000000001000011001111100100010010200110000110301001001100401010100100501100100000601110001111700000000008100100001009化簡后表達(dá)式:a=ABCD+ABCb=ABC+ABCc=ABCd=ABC+ABC+ABCDe=A+ABCf=AB+ABCD+ABCg=ABC+BCD化簡說明:①利用了無關(guān)項(xiàng);②考慮了多輸出邏輯函數(shù)化簡中的公共項(xiàng).思考題：根據(jù)上面設(shè)計(jì)，判斷當(dāng)輸入DCBA為1010時，LED顯示什么字形？4.通用七段顯示譯碼器集成電路常用的七段顯示譯碼器集成電路有7446、7447、7448、7449和4511等。下面重點(diǎn)介紹七段顯示譯碼器7448。七段顯示譯碼器7448輸出高電平有效，用以驅(qū)動共陰極顯示器。7448實(shí)現(xiàn)多位顯示由于第1片的RBI為0，而DCBA=0000,所以滿足滅零條件，RBO=0。第2、3片也滿足滅零條件。第4、5、6片驅(qū)動正常顯示。思考題：如第1片輸入DCBA不等于0000，2、3兩片滅零條件嗎？74HC4511顯示譯碼器驅(qū)動液晶數(shù)碼管的一個例子1.譯碼器實(shí)現(xiàn)組合邏輯函數(shù)原理:二進(jìn)制譯碼器能產(chǎn)生輸入信號的全部最小項(xiàng),而所有組合邏輯函數(shù)均可寫成最小項(xiàng)之和的形式.例試用3線–8線譯碼器和邏輯門實(shí)現(xiàn)下列函數(shù)F(Q,X,P)=Σm(0，1，4，6，7）

=ΠM（2，3，5）4.3.6譯碼器應(yīng)用舉例解題的幾種方法：①利用高電平輸出有效的譯碼器和或門。F(Q,X,P)=m0+m1+m4+m6+m7②利用低電平輸出有效的譯碼器和與非門。F(Q,X,P)=m0m1m4m6m701234567ABCPXQ高位≥1F（Q，X，P）01234567ABCPXQ高位F（Q，X，P）&F(Q,X,P)=m0+m1+m4+m6+m7F(Q,X,P)=m0m1m4m6m7③利用高電平輸出有效的譯碼器和或非門。F(Q,X,P)=m2+m3+m501234567ABCPXQ高位≥1F（Q，X，P）F(Q,X,P)=m2+m3+m501234567ABCPXQ高位F（Q，X，P）&F(Q,X,P)=m2m3m5③利用低電平輸出有效的譯碼器和與門。F(Q,X,P)=m2m3m52.計(jì)算機(jī)輸入/輸出接口地址譯碼電路4.3.7譯碼器的VHDL描述3線－8線譯碼器74138的VHDL描述。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYdecode_3to8ISPORT(a,b,c,G1,G2A,G2B:INSTD_LOGIC;y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecode_3to8;ARCHITECTURErtlOFdecode_3to8ISSIGNALindata:STD_LOGIC_VECTOR(2DOWNTO0);BEGIN

indata<=c&b&a;PROCESS(indata,G1,G2A,G2B)BEGINIF(G1=’1’ANDG2A=’0’ANDG2B=’0’)THENCASEindataISWHEN“000”=>y<=“11111110”;WHEN“001”=>y<=“11111101”;WHEN“010”=>y<=“11111011”;WHEN“011”=>y<=“11110111”;WHEN“100”=>y<=“11101111”;WHEN“101”=>y<=“11011111”;WHEN“110”=>y<=“10111111”;WHEN“111”=>y<=“01111111”;WHENOTHERS=>y<=“XXXXXXXX”;ENDCASE;

ELSEy<=“11111111”;ENDIF;ENDPROCESS;ENDrtl;七段顯示譯碼器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbcd_7segISPORT(bcd_led:INSTD_LOGIC_VECTOR(3DOWNTO0);

ledseg:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDbcd_7seg;ARCHITECTUREbehaviorOFbcd_7segISBEGINWITHbcd_ledSELECT

ledseg<=“0111111”WHEN“0000”,--0“0000110”WHEN“0001”,--1“1011011”WHEN“0010”,--2“1001111”WHEN“0011”,--3“1100110”WHEN“0100”,--4“1101101”WHEN“0101”,--5“1111101”WHEN“0110”,--6“0100111”WHEN“0111”,--7“1111111”WHEN“1000”,--8“1101111”WHEN“1001”,--9“1000000”WHEN“1110”,--minus“0000000”WHENOTHERS;ENDbehavior;功能:從多路輸入數(shù)據(jù)中選擇其中的一路送至輸出端.數(shù)據(jù)選擇器簡稱MUX,數(shù)據(jù)選擇器的數(shù)據(jù)輸入端數(shù)稱為通道數(shù).4.4數(shù)據(jù)選擇器數(shù)據(jù)選擇器功能示意圖:選擇信號（地址碼）輸入數(shù)據(jù)輸入數(shù)據(jù)輸出4.4.1數(shù)據(jù)選擇器的電路結(jié)構(gòu)以四選一數(shù)據(jù)選擇器為例討論功能表A1A0Y00D001D10D211D3

輸出函數(shù)表達(dá)式:Y=(A1A0)D0+(A1A0)D1

+(A1A0)D2+(A1A0)D3Y=ΣmiDii=03地址數(shù)據(jù)輸出&&&&≥11A0A1D0D1D2D3Y1電路圖：數(shù)據(jù)選擇器通道擴(kuò)展：由四選一數(shù)據(jù)選擇器組成十六選一數(shù)據(jù)選擇器的例子ZYA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3A1A0A3A2I0I1I2I3I4I5I6I7I8I9I10I11I12I13I14I154.4.2通用數(shù)據(jù)選擇器集成電路輸入數(shù)TTLCMOS(數(shù)字)CMOS(模擬)ECL1674150451540672×874451409687415145124051101644×4744532×47415345394052101748×2746044×274157451910159常用MUX集成電路數(shù)據(jù)選擇器的邏輯符號及輸入選通端:以雙四選一MUX74153和MUX74HC4539說明之。EN012301｝G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y74153Y=((A1A0)D0+(A1A0)D1

+(A1A0)D2+(A1A0)D3)ST內(nèi)部結(jié)構(gòu)由與、或、非等門組成。

74HC4539的功能和邏輯符號和74153相同，但芯片內(nèi)部由CMOS傳輸門組成。?74HC4539結(jié)構(gòu)圖。利用選通控制端實(shí)現(xiàn)通道擴(kuò)展的例子:EN012301｝G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y74HC45391A2≥1YA2=0

時,由A1A0選擇1DiA2=1時,由A1A0選擇2Di4.4.3數(shù)據(jù)選擇器應(yīng)用舉例1.用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)基本思想:

由數(shù)據(jù)選擇器的一般表達(dá)式Y(jié)=ΣmiDi可知,利用地址變量產(chǎn)生所有最小項(xiàng),通過數(shù)據(jù)輸入信號Di的不同取值,來選取組成邏輯函數(shù)的所需最小項(xiàng).例試用八選一數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C)=Σm(0,2,3,5)解:待實(shí)現(xiàn)的函數(shù)為:F(A,B,C)=Σm(0,2,3,5)=ABC+ABC+ABC+ABC74151的輸出表達(dá)式為:Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST比較兩式:令:ST=0A2=A;A1=B;A0=C

D0=D2=D3=D5=1

D1=D4=D6=D7=0Y=FY=F0CAB1011010001234567012G07MUX74151EN

ST=0A2=A;A1=B;A0=C

D0=D2=D3=D5=1

D1=D4=D6=D7=0Y=F注意：①用MUX實(shí)現(xiàn)邏輯函數(shù)時，MUX必須被選通，即ST=0②變量和地址端之間的連接必須正確。

例：試用四選一MUX實(shí)現(xiàn)邏輯函數(shù)F=ABC+ABC+ABC+ABC解：當(dāng)MUX被選通時，其輸出邏輯表達(dá)式為：Y=(A1A0)D0+(A1A0)D1+(A1A0)D2+(A1A0)D3比較兩式，令A(yù)1=A；A0=B；D0=1，D1=0，D2=C，D3=C則Y=F注：該題的解法不唯一。將函數(shù)F寫成：F=AB·1+AB·0+AB·C+AB·CEN012301｝G03MUXA0A1STD0D1D2D3Y0BA10CCF例：用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：F(A,B,C,D)=Σm(1,2,4,9,10,11,12,14,15)解:ABCD0001111000011110111111111AB(C+D)=A1A0D3AB(CD+CD)=A1A0D0AB(CD)=A1A0D1AB(C+D)=A1A0D2令數(shù)據(jù)選擇器的地址A1A0=ABD0=CD+CD=CD·CDD1=CD=CDD2=C+D=CDD3=C+D=CD注：上面采用A、B作為地址變量。實(shí)際上，地址變量的選取是任意的，選不同的變量為地址變量時，

數(shù)據(jù)輸入端的信號也要隨之變化。EN012301｝G03MUXA0A1STD0D1D2D3Y0BAF&&&&1CDDDCC電路圖：2.動態(tài)顯示電路七段數(shù)碼管驅(qū)動電路可分為兩種，一種稱為靜態(tài)顯示，另一種稱為動態(tài)顯示。靜態(tài)顯示：每一個數(shù)碼管由單獨(dú)的七段顯示譯碼器驅(qū)動。動態(tài)顯示：使用數(shù)據(jù)選擇器的分時復(fù)用功能，將任意多個數(shù)碼管的顯示驅(qū)動，由一個七段顯示譯碼器來完成。4.4.4數(shù)據(jù)選擇器的VHDL描述4選1數(shù)據(jù)選擇器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux4ISPORT(i0,i1,i2,i3,a,b:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDmux4;ARCHITECTUREbehaviorOFmux4ISSIGNALsel:STD_LOGIC_VECTOR(1DOWNTO0);BEGIN

sel<=b&a;q<=i0WHENsel=“00”ELSEi1WHENsel=“01”ELSEi2WHENsel=“10”ELSEi3WHENsel=“11”ELSE‘X’;ENDbehavior;總線數(shù)據(jù)選擇器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbus_mux4ISPORT(i0,i1,i2,i3:INSTD_LOGIC_VECTOR(3DOWNTO0);

a,b:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDbus_mux4;ARCHITECTUREbehaviorOFbus_mux4ISSIGNALsel:STD_LOGIC_VECTOR(1DOWNTO0);BEGIN

sel<=b&a;q<=i0WHENsel=“00”ELSEi1WHENsel=“01”ELSEi2WHENsel=“10”ELSEi3WHENsel=“11”ELSE“XXXX”;ENDbehavior;4.5算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路的核心為加法器.4.5.1基本加法器1.半加器(HA)僅考慮兩個一位二進(jìn)制數(shù)相加,而不考慮低位的進(jìn)位,稱為半加。ABSCΣCO半加器邏輯符號設(shè):A、B為兩個加數(shù)，S為本位的和，C為本位向高位的

進(jìn)位。則半加器的真值表、方程式、邏輯圖如下所示ABCS000001010011110真值表S=A⊕BC=AB邏輯方程=1&ABSC邏輯圖

2.全加器在多位數(shù)相加時,除考慮本位的兩個加數(shù)外,還須考慮低位向本位的進(jìn)位.例:1101加數(shù)1111加數(shù)+)11110低位向高位的進(jìn)位11100和實(shí)際參加一位數(shù)相加,必須有三個量,它們是:

本位加數(shù)

Ai、Bi；低位向本位的進(jìn)位

Ci-1一位全加器的輸出結(jié)果為：

本位和

Si

；本位向高位的進(jìn)位

Ci

全加器電路設(shè)計(jì)：AiBiCi-1

CiSi0000000101010010111010001101101101011111=Ai⊕Bi⊕Ci-1Si=（AiBi+AiBi）Ci-1

+（AiBi+AiBi）Ci-1=（Ai⊕Bi）Ci-1+AiBi

Ci=（AiBi+AiBi）Ci-1+AiBi由兩個半加器實(shí)現(xiàn)一個全加器Ci-1Si（Ai⊕Bi）

Ci-1ΣCOAiBiΣCOAi⊕BiAiBi≥1CiAiBiSiCiΣCO全加器邏輯符號Ci-1CI3.串行進(jìn)位加法器當(dāng)有多位數(shù)相加時,可模仿筆算,用全加器構(gòu)成串行進(jìn)位加法器.A3B3S3C3ΣCOCIA2B2S2C2ΣCOCIA1B1S1C1ΣCOCIA0B0S0C0ΣCOCI四位串行進(jìn)位加法器串行進(jìn)位加法器特點(diǎn):結(jié)構(gòu)簡單;運(yùn)算速度慢.4.5.2高速加法器(1)全并行加法器nnnm第一級門第二級門COSAB特點(diǎn):速度最快，電路復(fù)雜。

(2)超前進(jìn)位加法器設(shè)計(jì)思想:由兩個加數(shù),首先求得各位的進(jìn)位,然后再經(jīng)全加器算出結(jié)果.全加器的進(jìn)位表達(dá)式:

Ci=（AiBi+AiBi）Ci-1+AiBi=AiBi+(Ai+Bi)Ci-1令:Gi=

AiBi---進(jìn)位產(chǎn)生項(xiàng)Pi=(Ai+Bi)---進(jìn)位傳送項(xiàng)則:Ci=Gi+PiCi-1若兩個三位二進(jìn)制數(shù)相加A=A2A1A0B=B2B1B0則:C0=G0

;C1=G1+P1C0=G1+P1G0;C2=G2+P2C1=G2+P2G1+P2P1G0由Pi、Gi

并經(jīng)過兩級門電路就可求得進(jìn)位信號C.實(shí)際實(shí)現(xiàn)中,是將求Gi和Pi的電路放進(jìn)全加器中,而將全加器中求進(jìn)位信號的電路去除.根據(jù)Gi

、Pi來求進(jìn)位信號C的電路稱為超前進(jìn)位電路（CLA）CLA邏輯圖：3位超前進(jìn)位加法器4.5.3通用加法器集成電路4.5.4加法器應(yīng)用舉例

1.用4×2選1數(shù)據(jù)選擇器74157和4位全加器7483，構(gòu)成4位二進(jìn)制加/減器。在二進(jìn)制補(bǔ)碼系統(tǒng)中，減法功能由加“減數(shù)”的補(bǔ)碼實(shí)現(xiàn)。S功能0(P)2+(Q)21(P)2－(Q)2關(guān)于減法電路探討二進(jìn)制減法運(yùn)算

N補(bǔ)=2n

－N原(N原為n位)

N原=2n－N補(bǔ)

N補(bǔ)=N反

+1A－B=A－B原＝A－(2n－B補(bǔ))=A+B反+1－2n(1)(1)式的實(shí)現(xiàn)方法:(以4位數(shù)相減為例)A1A2S1ΣCOCIA3A4S2B1B2B3B4S3S47483D1D2D3D41V(借位信號)1借位信號實(shí)現(xiàn)減2n的功能:當(dāng)A+B反+1的高位有進(jìn)位時,該進(jìn)位信號和2n相減使最高位為0,反之為1。2.分兩種情況討論：

(1)A－B≥0

設(shè)A=0101,B=0001

求補(bǔ)碼相加演算過程如下：0101(A)(B反)1(加1）01000100(進(jìn)位反相)+10借位運(yùn)算結(jié)果為4和實(shí)際相同。(2)A－B<0

設(shè)A=0001,B=0101

求補(bǔ)碼相加演算過程如下：0001(A)1010(B反)1(加1）11001100(進(jìn)位反相)+01借位運(yùn)算結(jié)果為－4的補(bǔ)碼，最高位的1為符號位。3.由符號決定求補(bǔ)的邏輯圖B3B2B1B0A3A2A1A0S3S2S1S0CI4位加法器=1=1=1=1D3D2D1D0D’3D’2D’1D’00V借位信號2.利用7483(四位二進(jìn)制加法器)構(gòu)成8421BCD碼加法器.二進(jìn)制數(shù)和8421BCD碼對照表十進(jìn)制數(shù)二進(jìn)制數(shù)(和)8421BCD碼(和)C4S4S3S2S1K4B8B4B2B1

00000000000100001000012000100001030001100011400100001005001010010160011000110700111001118010000100090100101001

100101010000110101110001120110010010130110110011140111010100150111110101S=S4S3S2S1B=B8B4B2B1K4=C4=0B=SK4=C4=1B=S+0110有溢出十進(jìn)制數(shù)二進(jìn)制數(shù)(和)8421BCD碼(和)C4S4S3S2S1K4B8B4B2B1

161000010110171000110111181001011000191001111001K4=C4=1B=S+0110無溢出總結(jié)上表,可得:①K4=1時,需進(jìn)行加6(0110)校正;K4=1有三種情況:a.C4=1(對應(yīng)十進(jìn)制數(shù)16,17,18,19);b.S4=S3=1(對應(yīng)十進(jìn)制數(shù)12,13,14,15);c.

S4=S2=1(對應(yīng)十進(jìn)制數(shù)10,11,14,15).所以:K4=C4+S4S3+S4S2B8ΣCOCIB4B2B174830A1A2S4C4ΣCO0CIA3A4S3B1B2B3B4S2S17483A1A2A3A4B1B2B3B4A4A3A2A1B4B3B2B1&&≥100K4

8421碼加法器4.5.5加法器電路的VHDL描述1.用VHDL語言描述半加器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYhalf_adderISPORT(a,b:INSTD_LOGIC;

s,co:OUTSTD_LOGIC);ENDhalf_adder;ARCHITECTURErtlOFhalf_adderISBEGINs<=aXORb;co<=aANDb;ENDrtl;2.全加器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfull_adderISPORT(a,b,cin:INSTD_LOGIC;

s,co:OUTSTD_LOGIC);ENDfull_adder;ARCHITECTUREstrOFfull_adderISCOMPONENThalf_adder下面全加器的設(shè)計(jì)思路為：利用已有的半加器相連接，構(gòu)成全加器。（另要使用一次或運(yùn)算）

PORT(a,b:INSTD_LOGIC;

s,co:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALu0_co,u0_s,u1_co:STD_LOGIC;BEGINu0:half_adderPORTMAP(a,b,u0_s,u0_co);u1:half_adderPORTMAP(u0_s,cin,s,u1_co);co<=u0_coORu1_co;ENDstr;COMPONENT元件名

PORT說明；--端口說明ENDCOMPONENT；元件描述語句：元件例化語句：標(biāo)號名：元件名PORTMAP(信號，…)u0:half_adderPORTMAP(a,b,u0_s,u0_co)位置映射：名稱映射：

u0:half_adderPORTMAP(a＝>a,s=>u0_s,co=>u0_co,b=b)3.一位8421BCD碼加法器的VHDL描述LIBRARYieee;USEieee.std_logic_1164.all;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYbcdadderISPORT(cin:INSTD_LOGIC;op1,op2:INUNSIGNED(3DOWNTO0);sum:OUTUNSIGNED(3DOWNTO0);co:OUTSTD_LOGIC);ENDbcdadder;ARCHITECTUREbehaviorOFbcdadderISCONSTANTadjustnum:UNSIGNED:=“110”;--定義一常量:整數(shù)型,值為6SIGNALbinadd,result:UNSIGNED(4DOWNTO0);--定義一個信號binadd,以保存兩數(shù)二進(jìn)制相加的和；

--result用于暫存和值的BCD碼。BEGIN

binadd<=('0'&op1)+op2+cin;--信號賦值,獲得兩數(shù)的二進(jìn)制和。PROCESS(binadd)VARIABLEtmp:UNSIGNED(2DOWNTO0):=“000”;--定義一個變量，初值為0。

BEGINIFbinadd>9THEN--判斷結(jié)果是否大于9，

--如大于9，需要加6調(diào)整。

tmp:=adjustnum;ELSE

tmp:=“000”;ENDIF;result<=binadd+tmp;--信號賦值,獲得兩數(shù)和的BCD碼。

ENDPROCESS;sum<=result(3DOWNTO0);--得到BCD碼的低4位

co<=result(4);--得到進(jìn)位信號ENDbehavior;4.6數(shù)值比較器數(shù)值比較器用來判斷兩個二進(jìn)制數(shù)的大小或相等.4.6.1一位數(shù)值比較器ABY(A>B)Y(A<B)Y(A=B)0000101010010011001真值表表達(dá)式:Y(A=B)=A⊙BY(A>B)=ABY(A<B)=AB邏輯圖11&&≥1Y(A>B)Y(A<B)Y(A=B)AB4.6.2多位數(shù)值比較器比較兩個多位數(shù),應(yīng)首先從高位開始,逐位比較。例如:A=A3A2A1A0B=B3B2B1B0比較方法為:①首先比較A3和B3,

如A3B3=10,則A>B,如A3B3=01,

則A<B;

如A3B3=00或11(相等),則比較A2和B2;

②比較A2和B2,

如A2B2=10,則A>B,如A2B2=01,

則A<B;如A2B2=00或11(相等),則比較A1和B1;③比較A1和B1,

如A1B1=10,則A>B,如A1B1=01,

則A<B;如A1B1=00或11(相等),則比較A0和B0;④比較A0和B0,

如A0B0=10,則A>B,如A0B0=01,

則A<B;如A0B0=00或11(相等),則比較A=B.四位數(shù)值比較器邏輯表達(dá)式:Y(A>B)=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0

Y(A<B)=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0

Y(A=B)=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4.6.3通用數(shù)值比較器集成電路通用數(shù)值比較器集成電路有多個品種，屬CMOS電路的4位數(shù)值比較器的有74HC85(對應(yīng)的TTL電路為74LS85)、CC14585等。74HC85為帶級聯(lián)輸入的4位數(shù)值比較器。比較器的擴(kuò)展:A3B3A2B2A1B1A0B0Y(A>B)Y(A<B)7485A3B3A2B2A1B1A0B0I(A>B)I(A=B)I(A<B)Y(A>B)Y(A=B)Y(A<B)7485A3B3A2B2A1B1A0B0Y(A>B)Y(A<B)7485A3B3A2B2A1B1A0B0Y(A>B)Y(A<B)7485A3B3A2B2A1B1A0B0Y(A>B)Y(A<B)74850