第四章組合邏輯電路（10時(shí)）內(nèi)容提要本章重點(diǎn)介紹組合邏輯電路的特點(diǎn)、分析與設(shè)計(jì)。在此基礎(chǔ)上，介紹常用的集成組合邏輯電路。最后介紹組合邏輯電路上存在地競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象，產(chǎn)生的原因及消除的方法。在這一章中，應(yīng)能在給定電路的情況下，分析其邏輯功能；也可在給定邏輯要求的情況下，用邏輯電路實(shí)現(xiàn)。另外對(duì)于集成組合邏輯電路，如編碼器、譯碼器、數(shù)據(jù)選擇器等，應(yīng)了解其電路的邏輯功能、輸出輸入的邏輯關(guān)系、利用它們實(shí)現(xiàn)邏輯功能。重點(diǎn)是譯碼器和數(shù)據(jù)選擇器。本章主要內(nèi)容4.1概述4.2組合邏輯電路的分析和設(shè)計(jì)

4.3若干常用的組合邏輯電路

4.4組合邏輯電路中的競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象4.1概述

1.組合邏輯電路的特點(diǎn)任意時(shí)刻的輸出僅僅取決于該時(shí)的輸入，與電路原來(lái)的狀態(tài)無(wú)關(guān)。例如對(duì)于圖4.1.1所示電路其輸出端的邏輯式為輸出和輸入的真值表如表4.1所示此電路為半加器，當(dāng)輸入端的值一定時(shí)，輸出的取值也隨之確定，與電路的過去狀態(tài)無(wú)關(guān)，無(wú)存儲(chǔ)單元，屬于組合邏輯電路。2.邏輯功能的描述邏輯功能的描述可以用邏輯函數(shù)、邏輯圖及真值表來(lái)實(shí)現(xiàn)。由于邏輯圖不夠直觀，一般需要將其轉(zhuǎn)換成邏輯函數(shù)或真值表的形式。對(duì)于任何一個(gè)多輸入、多輸出的組合邏輯電路來(lái)講，都可以用4.1.2所示框圖來(lái)表示。其中：a1、a2…an表示輸入變量，y1、y2…ym表示輸入變量，其輸出輸入的邏輯關(guān)系可表述為從電路結(jié)構(gòu)上看，信號(hào)的流向是單向性的，沒有從輸出端到輸入端的反饋。電路的基本組成單元是邏輯門電路，不含記憶元件。但由于門電路有延時(shí)，故組合邏輯電路也有延遲時(shí)間。寫成向量矩陣形式為4.2.1組合邏輯電路的分析方法4.2組合邏輯電路的分析方法和設(shè)計(jì)方法組合邏輯電路分析就是給定某邏輯電路，分析其邏輯功能。分析的步驟為a.由所給電路寫出輸出端的邏輯式；b.將所得的邏輯式進(jìn)行化簡(jiǎn)；d.由真值表分析電路的邏輯功能，即是做什么用的。c.由化簡(jiǎn)后的邏輯式寫出輸出輸入的真值表；例4.2.1分析圖

4.2.1所示邏輯電路的邏輯功能。解：a.由圖可得b.化簡(jiǎn)：其卡諾圖為化簡(jiǎn)后表4.2.1c.由上述最簡(jiǎn)邏輯式可得輸出輸入的真值表如表4.2.1所示d.由真值表可知此電路為非一致電路，即輸入A、B、C取值不一樣時(shí)輸出為1,否則為0.其電路的特點(diǎn)是無(wú)反變量輸入。例4.2.2分析圖4.2.2所示電路的邏輯功能解：由4.2.2圖可得其真值表如表由真值表可判斷此邏輯電路的功能為半加器。練習(xí)：如圖4.2.3所示電路，分析其邏輯功能。解：輸出端的邏輯式為輸出輸入真值表如表此邏輯電路為全加器4.2.2組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)就是根據(jù)給出的實(shí)際邏輯問題，求出實(shí)現(xiàn)這一邏輯功能的最簡(jiǎn)單邏輯電路。所謂的最簡(jiǎn)就是指實(shí)現(xiàn)的電路所用的器件數(shù)最少、器件的種類最少、器件之間的連線也最少。其步驟為一、

進(jìn)行邏輯抽象1.分析事件的邏輯因果關(guān)系，確定輸入變量和輸出變量；2.定義邏輯狀態(tài)的含義，即邏輯狀態(tài)的賦值；3.根據(jù)給定的邏輯因果關(guān)系列出邏輯真值表。邏輯抽象的其步驟二、寫出邏輯函數(shù)式根據(jù)對(duì)電路的具體要求和實(shí)際器件的資源情況而定。如與非－與非式，或非－或非式等。五、根據(jù)化簡(jiǎn)或變換后的邏輯函數(shù)式，畫出邏輯電路的連接圖。六工藝設(shè)計(jì)由得到的真值表寫出輸出變量的邏輯函數(shù)式。三、選定器件的類型四、將邏輯函數(shù)化簡(jiǎn)或變換成適當(dāng)?shù)匦问浇M合邏輯電路的設(shè)計(jì)過程也可用圖4.2.4的框圖來(lái)表示下面舉幾個(gè)例子說明邏輯電路的設(shè)計(jì)過程例3.2.3設(shè)兩個(gè)一位二進(jìn)制數(shù)A和B，試設(shè)計(jì)判別器，若A>B,則輸出Y為1，否則輸出Y為0.解：1.由題意列出真值表為2.由真值表寫出輸出端的邏輯式3.畫出邏輯電路圖，如圖3.2.5所示解：根據(jù)題意列出真值表為由真值表寫出輸出函數(shù)式為卡諾圖為例3.2.4設(shè)x和y

是兩個(gè)兩位的二進(jìn)制數(shù)，其中x＝x1x2，y＝y(tǒng)1

y2，試設(shè)計(jì)一判別器，當(dāng)x>y時(shí)，輸出為1；否則為0，試用與非門實(shí)現(xiàn)這個(gè)邏輯要求則化簡(jiǎn)后的邏輯函數(shù)為邏輯電路為練習(xí)1.試設(shè)計(jì)一邏輯電路供三人表決使用。每人有一電鍵，如果他贊成，就按電鍵，表示為1;如果不贊成，不按電鍵，表示0.表決結(jié)果用指示燈表示。若多數(shù)贊成，則指示燈亮，輸出為1,否則不亮為0。2.某同學(xué)參加四門課程考試，規(guī)定(1)課程A及格得1分，不及格為0分；(2)課程B及格得2分，不及格為0分；（3)課程C及格得4分，不及格為0分；（4)課程D及格為5分，不及格為0分。若總得分大于8分（含8分），則可結(jié)業(yè)。試用與非門實(shí)現(xiàn)上述邏輯要求。3.設(shè)計(jì)一個(gè)一位二進(jìn)制全減器：輸入被減數(shù)為A，減數(shù)為B，低位來(lái)的借位數(shù)為C，全減差為D，向高位的借位數(shù)為Ci.4.3若干常用的組合邏輯電路4.3.1編碼器編碼：為了區(qū)分一系列不同的事物，將其中的每個(gè)事物用二值代碼表示。編碼器：由于在二值邏輯電路中，信號(hào)是以高低電平給出的，故編碼器就是把輸入的每一個(gè)高低電平信號(hào)變成一個(gè)對(duì)應(yīng)的二進(jìn)制代碼。編碼器分為普通編碼器和優(yōu)先權(quán)編碼器。根據(jù)進(jìn)制可分為二進(jìn)制編碼器和二－十進(jìn)制編碼器先介紹普通編碼器I0~I7為信號(hào)輸入端，高電平有效；Y2Y1Y0為三位二進(jìn)制代碼輸出端，由于輸入端為8個(gè)，輸出端為3個(gè)，故也叫做8線－3線編碼器一、普通編碼器如3位二進(jìn)制普通編碼器，也稱為8線－3線編碼器，其框圖如圖4.3.1所示其輸出輸入的真值表為利用無(wú)關(guān)項(xiàng)化簡(jiǎn)得到其輸出端邏輯式為特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)其邏輯電路如圖4.3.2所示圖4.3.23位二進(jìn)制編碼器（8線－3線編碼器）二、優(yōu)先編碼器普通編碼器每次只能輸入一個(gè)信號(hào)。而優(yōu)先編碼器可以同時(shí)輸入幾個(gè)信號(hào)，但在設(shè)計(jì)時(shí)已經(jīng)將各輸入信號(hào)的優(yōu)先順序排好。當(dāng)幾個(gè)信號(hào)同時(shí)輸入時(shí)，優(yōu)先權(quán)最高的信號(hào)優(yōu)先編碼。下面以8線－3線優(yōu)先編碼器74HC148為例，其邏輯符號(hào)如圖4.3.3所示，內(nèi)部電路如書P170圖4.3.3.所示。圖4.3.38線-3線優(yōu)先編碼器74HC148

（設(shè)I7優(yōu)先權(quán)最高，…，I0優(yōu)先權(quán)最低）其真值表如表所示由P170圖4.3.3可知，如果不考慮輸出擴(kuò)展端，8線-3線優(yōu)先編碼器（設(shè)I7優(yōu)先權(quán)最高，…，I0優(yōu)先權(quán)最低）其輸出端的邏輯式為其中S為選通輸入端，當(dāng)S＝0時(shí)，S＝1時(shí)所有輸出端均被鎖定在高電平，即I7～I(xiàn)0＝11。當(dāng)S＝1時(shí)，S＝0，編碼器正常工作。為了擴(kuò)展電路的功能和使用的靈活性，在8線－3線優(yōu)先編碼器74HC148中附加了選通輸出端Ys

和擴(kuò)展端YEX，且由P170圖4.3.3可知輸出為0時(shí)，電路工作無(wú)編碼輸入輸出為0時(shí)，電路工作有編碼輸入從74HC148的真值表可總結(jié)輸出擴(kuò)展端的功能如下不可能出現(xiàn)00工作，且有輸入01工作，但無(wú)輸入10禁止工作11狀態(tài)總結(jié)：解：a.要求16個(gè)輸入端，正好每個(gè)74LS148有8個(gè)輸入端，兩片正好16個(gè)輸入端,滿足輸入端的要求；（1）（2）例3.3.1試用兩片74HC148接成16線－4線優(yōu)先編碼器，將A0～A1516個(gè)低電平輸入信號(hào)編為0000～111116個(gè)4位二進(jìn)制代碼，其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低b.根據(jù)優(yōu)先權(quán)的要求，若第一片的優(yōu)先級(jí)比第二片高，則第一片的輸入為A15～A8，第二片的輸入為A7～A0。當(dāng)?shù)谝黄ぷ?，即有輸入信?hào)時(shí)，第二片禁止工作，也就是使得第二片的S＝1。不可能出現(xiàn)00工作，且有輸入01工作，但無(wú)輸入10禁止工作11狀態(tài)由表中可知可將第一片的YS接到第二片的S上（1）（2）A15A8A7A0c.由于74HC148輸出端只有3個(gè)，要想根據(jù)要求輸出為4線，必須借用第一片的擴(kuò)展端YEX。由于有輸入時(shí)，YEX＝0，無(wú)輸入時(shí)YEX＝1，故加反相器可作輸出四位二進(jìn)制數(shù)碼的最高位。d.由于74HC148禁止工作或允許工作而無(wú)輸入信號(hào)時(shí)，輸出端的狀態(tài)為111,故輸出四位二進(jìn)制代碼的低三位可由兩片輸出端與非構(gòu)成。不可能出現(xiàn)00工作，且有輸入01工作，但無(wú)輸入10禁止工作11狀態(tài)（1）（2）A15A8A7A0其邏輯接線圖如圖4.3.4所示。優(yōu)先級(jí)第一片為高優(yōu)先權(quán)只有(1)無(wú)編碼輸入時(shí)，(2)才允許工作第(1)片YEX＝0時(shí)表示對(duì)A15～A8

的編碼低3位輸出應(yīng)是兩片的輸出的“與非”三、二－十進(jìn)制優(yōu)先編碼器74LS147即將十個(gè)信號(hào)編成10個(gè)BCD代碼。其內(nèi)部邏輯圖見書P173圖4.3.5所示。其邏輯符號(hào)如圖4.3.5所示其中：I9～I(xiàn)0為10個(gè)輸入信號(hào)，I9的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低；Y3～Y0為四位二進(jìn)制BCD碼的輸出端其功能表為注：1.當(dāng)I0有輸入信號(hào)，其他輸出為高電平，輸出Y3Y2Y1Y0＝1111；2.輸出代碼為對(duì)應(yīng)二進(jìn)制BCD碼的反碼，如I6＝0時(shí)，輸出為Y3Y2Y1Y0＝1001，為0110的反碼4.3.2譯碼器譯碼器就是將每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的輸出高、低電平信號(hào)，和編碼器逆過程。常用的譯碼器分為二進(jìn)制譯碼器、二－十進(jìn)制譯碼器和顯示譯碼器。一、二進(jìn)制譯碼器即將N位二進(jìn)制代碼譯成2N個(gè)高低電平信號(hào)，稱為N線－2N線譯碼器。如N＝3,則可譯2N＝8個(gè)高低電平信號(hào)，稱為3線－8線譯碼器。圖3.3.6為3線－8線譯碼器的框圖。其中：A2~A0為二進(jìn)制代碼輸入端；Y7～Y0為信號(hào)輸出端圖4.3.63線－8線譯碼器的框圖其真值表如表輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000各輸出端邏輯式為稱為最小項(xiàng)譯碼器上述最小項(xiàng)3線－8線譯碼器由二極管與門陣列構(gòu)成的電路如圖4.3.7所示設(shè)Vcc＝5V，輸入信號(hào)的高低電平為3V和0V，二極管導(dǎo)通壓降為0.7V1.二極管與門陣列構(gòu)成的3位二進(jìn)制譯碼器圖4.3.7二極管與門陣列構(gòu)成的3線－8線譯碼器則當(dāng)A2A1A0=010時(shí)，則只有Y2＝1注：二極管構(gòu)成的譯碼器優(yōu)點(diǎn)是電路比較簡(jiǎn)單。缺點(diǎn)是電路的輸入電阻低輸出電阻高。另外存在輸出電平移動(dòng)問題。通常用在中大規(guī)模的集成電路中。圖4.3.7二極管與門陣列構(gòu)成的3線－8線譯碼器二進(jìn)制數(shù)碼由A2~A0輸入，輸出為低電平有效，輸出端的邏輯式可以寫成*增加了附加控制端，控制端的邏輯式為2.中規(guī)模集成譯碼器74HC138

74HC138是由CMOS門構(gòu)成的3線－8線譯碼器，其邏輯圖如圖4.3.8所示圖4.3.8附加控制端輸出端低電平有效輸入端圖4.3.9為74HC138的邏輯符號(hào)圖4.3.974HC138的邏輯符號(hào)11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入其邏輯功能表為11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入注：

a.當(dāng)附加控制端S1＝0或S2＋S3=1時(shí)，譯碼器被禁止工作，輸出端狀態(tài)全部為高電平；11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入b.當(dāng)S1＝1，S2＋S3＝0時(shí)，譯碼器處于工作狀態(tài)；c.當(dāng)譯碼器工作時(shí)，輸出端的邏輯式為Yi=mi,輸出端狀態(tài)為輸入的三變量最小項(xiàng)取反的形式，故這種譯碼器也叫最小項(xiàng)譯碼器。11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入d.此譯碼器也可以作為數(shù)據(jù)分配器（多路輸出器），當(dāng)S2＋S3＝0時(shí)，數(shù)據(jù)可由S1端輸入，具體從哪個(gè)輸出端輸出要由A2A1A0決定，故S1端稱為數(shù)據(jù)輸入端，A2A1A0稱為地址輸入端。如當(dāng)A2A1A0=101時(shí)，其他端輸出為高電平，只有Y5=（s

m5）

=s

解：由于74HC138為3線－8線譯碼器，要構(gòu)成4線－16線譯碼器，需要4個(gè)輸入地址線，故要除了74HC138的3個(gè)輸入端外，還要利用附加控制端，根據(jù)74HC138功能表,利用S1和S2及S3例3.3.2試用兩片3線－8線譯碼器74HC138組成4線－16線譯碼器，將輸出的4位二進(jìn)制代碼D3D2D1D0譯成16個(gè)獨(dú)立的低電平信號(hào)Z0～Z15實(shí)現(xiàn)的電路如圖4.3.10所示圖4.3.10D3=0（1）片工作，（2）片不工作D3=1（1）片不工作，（2）片工作Zi=mi二－十進(jìn)制譯碼器就是將10個(gè)BCD代碼譯成10個(gè)高低電平的輸出信號(hào)，BCD碼以外的偽碼（1010～1111），輸出均無(wú)低電平信號(hào)產(chǎn)生。

74HC42即為二－十進(jìn)制的譯碼器，其內(nèi)部邏輯圖如圖4.3.11所示，二、二－十進(jìn)制譯碼器圖4.3.11其輸出端邏輯式為三、用譯碼器設(shè)計(jì)組合邏輯電路1.基本原理由于譯碼器的輸出為最小項(xiàng)取反，而邏輯函數(shù)可以寫成最小項(xiàng)之和的形式，故可以利用附加的門電路和譯碼器實(shí)現(xiàn)邏輯函數(shù)。2.舉例例4.3.1利用74HC138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路，輸出邏輯函數(shù)式為：解：先將要輸出的邏輯函數(shù)化成最小項(xiàng)之和的形式，即將要實(shí)現(xiàn)的輸出邏輯函數(shù)的最小項(xiàng)之和的形式兩次取反，即由于74HC138的輸出為則用74HC138實(shí)現(xiàn)的電路如圖4.3.12所示圖4.3.12例4.3.2試?yán)?線－8線譯碼器74HC138及與非門實(shí)現(xiàn)全減器，設(shè)A為被減數(shù)，B為減數(shù)，CI為低位的借位，D為差，CO為向高位的借位。解：a.由題意得出輸出、輸入真值表b.將輸出端邏輯式寫成最小項(xiàng)之和的形式，并利用反演定律化成與非－與非式。c.由74HC138的輸出可知故：d.其實(shí)現(xiàn)的電路圖如圖4.3.13所示例4.3.3由3線－8線譯碼器74HC138所組成的電路如圖4.3.14所示，試分析該電路的邏輯功能。解：各輸出端的邏輯式為輸出輸入的真值表為由真值表可以看出X＝X2X1X0作為輸入3為二進(jìn)制數(shù)，Z＝Z2Z1Z0作為輸出的3位二進(jìn)制數(shù)，當(dāng)X<2，時(shí)Z＝1;當(dāng)X>5時(shí)，Z＝0;當(dāng)2≤X≤5時(shí)，Z＝X＋2.四、顯示譯碼器1.七段字符顯示器即用七段字符顯示0~9個(gè)十進(jìn)制數(shù)碼，常用的七段字符顯示器有半導(dǎo)體數(shù)碼管和液晶顯示器兩種。a.半導(dǎo)體數(shù)碼管（LED七段顯示器)：圖4.3.15為半導(dǎo)體數(shù)碼管BS201A（共陰極）的外形示意圖及內(nèi)部等效電路圖4.3.15注：(1)半導(dǎo)體數(shù)碼管每段都是一個(gè)發(fā)光二極管（LED），材料不同，LED發(fā)出光線的波長(zhǎng)不同，其發(fā)光的顏色也不一樣。(2)半導(dǎo)體數(shù)碼管分共陰極和共陽(yáng)極兩類，BS201A屬于共陰極類型，因?yàn)閺膬?nèi)部電路上看，其各發(fā)光二極管的陰極是接在一起的。當(dāng)外加高電平時(shí)，發(fā)光二極管亮，故高電平有效。而共陽(yáng)極內(nèi)部電路如圖4.3.16所示，故低電平有效。(3)半導(dǎo)體數(shù)碼管的優(yōu)點(diǎn)是工作電壓低，體積小、壽命長(zhǎng)、可靠性高、響應(yīng)時(shí)間短、亮度高等。缺點(diǎn)為工作電流大（10mA）。b.液晶顯示器（LCD顯示器）：液晶是一種既有液體的流動(dòng)性又具有光學(xué)特性的有機(jī)化合物。它的透明度和呈現(xiàn)的顏色是受外加電場(chǎng)的影響，利用這一點(diǎn)做成七段字符顯示器。七段液晶電極也排列成8字形，當(dāng)沒有外加電場(chǎng)時(shí)，由于液晶分子整齊地排列，呈透明狀態(tài)，射入的光線大部分被返回，顯示器呈白色；當(dāng)有外加電場(chǎng)，并且選擇不同的電極組合并加以電壓，由于液晶分子的整齊排列被破壞，呈渾濁狀態(tài)，射入的光線大部分被吸收，故呈暗灰色，可以顯示出各種字符來(lái)。2.BCD-七段顯示譯碼器

液晶顯示器的最大優(yōu)點(diǎn)是功耗極低，工作電壓也低，但亮度很差，另外它的響應(yīng)速度較低。一般應(yīng)用在小型儀器儀表中。七段數(shù)碼管需要驅(qū)動(dòng)電路，使其點(diǎn)亮。驅(qū)動(dòng)電路可以是TTL電路或者CMOS電路，其作用是將BCD代碼轉(zhuǎn)換成數(shù)碼管所需要的驅(qū)動(dòng)信號(hào)，共陽(yáng)極數(shù)碼管需要低電平驅(qū)動(dòng)；共陰極數(shù)碼管需要高電平驅(qū)動(dòng)如共陰極數(shù)碼管BS201A則當(dāng)某段加高電平時(shí)，則點(diǎn)亮，加低電平時(shí)，熄滅。如果顯示某一數(shù)字如“3”，則abcdg＝11111，fe＝00。故共陰極的數(shù)碼管外加高電平點(diǎn)亮某段，而共陽(yáng)極的數(shù)碼管當(dāng)某段加低電平時(shí)點(diǎn)亮。下表為BCD－七段顯示譯碼器的真值表（驅(qū)動(dòng)共陰極數(shù)碼管）輸入輸出數(shù)字A3A2A1A0YaYbYcYdYeYfYg字形000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111101100110011211000100011131101100101114111000011111511110000000從真值表畫出Ya～Yg的卡諾圖，圈“0”然后求反可得各輸出端的邏輯式各輸出端的邏輯式為注：BCD－七段顯示譯碼器，不是最小項(xiàng)譯碼器，它是將4位BCD碼譯成7個(gè)代碼，廣義上也是譯碼器，其輸入為4位BCD碼，輸出為7個(gè)控制數(shù)碼管各段的高低電平。圖4.3.16

7448是就是按照上面的邏輯式設(shè)計(jì)，并添加一些附加控制端和輸出端，集成的BCD－七段顯示譯碼器，可以驅(qū)動(dòng)共陰極數(shù)碼管。其邏輯圖如圖4.3.16所示其邏輯符號(hào)如圖4.3.17所示其中各管腳的用途如下：A3~A0:四位BCD碼的輸入端Ya～Yg：驅(qū)動(dòng)數(shù)碼管七段字符的7個(gè)輸出端燈測(cè)試輸入端LT：當(dāng)LT＝0

時(shí)，Ya~Yg全部置為1，使得數(shù)碼管顯示“8”滅零輸入RBI：當(dāng)A3A2A1A0

＝0000時(shí)，若RBI＝0，則Ya~Yg全部置為0，滅燈，該顯示的“0”不顯示。滅燈輸入/滅零輸出BI/RBO：當(dāng)做為輸入端時(shí)，若BI/RBO＝0，無(wú)論輸入A3A2A1A0為何種狀態(tài)，無(wú)論輸入狀態(tài)是什么，數(shù)碼管熄滅，稱滅燈輸入控制端而當(dāng)BI/RBO做為輸出端時(shí)，只有當(dāng)A3A2A1A0＝0000，且滅零輸入信號(hào)RBI＝0時(shí)，BI/RBO＝0，故BI/RBO又稱滅零輸出端。因此當(dāng)BI/RBO輸出為低電平時(shí)，表示譯碼器將本來(lái)應(yīng)該顯示的零熄滅了，此端口可作為下一位的滅零輸入信號(hào)。圖3.3.13為7448驅(qū)動(dòng)共陰極半導(dǎo)體數(shù)碼管BS201A的工作電路。利用RBI和RBO的配合，實(shí)現(xiàn)多位顯示系統(tǒng)的滅零控制，圖4.3.19為有滅零控制的8位數(shù)碼顯示系統(tǒng)RBORBIRBIRBORBORBI圖4.3.19有滅零控制的8位數(shù)碼顯示系統(tǒng)數(shù)據(jù)選擇其就是在數(shù)字信號(hào)的傳輸過程中，從一組數(shù)據(jù)中選出某一個(gè)來(lái)送到輸出端，也叫多路開關(guān)。一數(shù)據(jù)選擇器的工作原理3.3.3數(shù)據(jù)選擇器現(xiàn)以雙4選1數(shù)據(jù)選擇器74HC153為例說明數(shù)據(jù)選擇器的工作原理其內(nèi)部電路如圖4.3.20所示圖4.3.20其中數(shù)據(jù)選擇器的邏輯圖形符號(hào)如圖4.3.21所示，其中之一的數(shù)據(jù)選擇器的邏輯圖如圖4.3.22所示圖4.3.21圖4.3.22其中對(duì)于一個(gè)數(shù)據(jù)選擇器：其真值表如下表所示S1A1A0Y11XX0000D10001D11010D12011D13輸出端的邏輯式為解：“四選一”只有2位地址輸入，從四個(gè)輸入中選中一個(gè)；“八選一”的八個(gè)數(shù)據(jù)需要3位地址代碼指定其中任何一個(gè)，故利用S做為第3位地址輸入端，其實(shí)現(xiàn)電路如圖4.3.22所示例4.3.4試用雙4選1數(shù)據(jù)選擇器74HC153組成8選1數(shù)據(jù)選擇器。圖4.3.22輸出端的邏輯式為對(duì)于4選1數(shù)據(jù)選擇器，在S1＝1時(shí)，輸出于輸入的邏輯式為若將A1、A0作為兩個(gè)輸入變量，D10～D13為第三個(gè)變量的輸入或其他形式，則可由4選1數(shù)據(jù)選擇器實(shí)現(xiàn)3變量以下的組合邏輯函數(shù)。二、用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路例4.3.5分別用4選1和8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)同理，具有n位地址輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何形式輸入變量數(shù)不大于n＋1的組合邏輯函數(shù)。解：（1）用四路數(shù)據(jù)選擇器實(shí)現(xiàn)若將B、C作為地址輸入線，A或其他形式作為各數(shù)據(jù)的輸入端，將所給的邏輯函數(shù)表示成最小項(xiàng)之和地形式，即雙4選1數(shù)據(jù)選擇器74HC153的一個(gè)4選1數(shù)據(jù)選擇器的輸出端邏輯函數(shù)為則和所給函數(shù)相比較得：A1=B，A0＝C，D10＝1，D11＝D12＝D13＝A(2)由8選1數(shù)據(jù)選擇器實(shí)現(xiàn)先將所給邏輯函數(shù)寫成最小項(xiàng)之和形式，即其電路連線如圖4.3.23所示8選1數(shù)據(jù)選擇器74HC151的輸出端邏輯式為比較上面兩式，令:A2＝A，A1＝B，A0=C，D1＝D2＝D3=0，D0＝D4=D5=D6=D7=1故其外部接線圖如圖4.3.24所示比較上面兩式，令:A2＝A，A1＝B，A0=C，D1＝D2＝D3=0，D0＝D4=D5=D6=D7=1例4.3.6試用雙4選1數(shù)據(jù)選擇器74HC153構(gòu)成全減器，設(shè)A為被減數(shù)，B為減數(shù)，CI為低位的借位，D為差，CO為向高位的借位。解：全減器的真值表為輸出端的邏輯式為比較令：則電路的連線圖如圖4.3.25所示4.3.4加法器一、1位加法器1.半加器半加器是只考慮兩個(gè)1位二進(jìn)制數(shù)相加，不考慮低位的進(jìn)位。其真值表為輸出端的邏輯式為輸入輸出ABSCO0000011010101101其邏輯電路及邏輯符號(hào)如圖4.3.26所示圖4.3.26半加器得邏輯電路及邏輯符號(hào)邏輯電路邏輯符號(hào)2.全加器全家器除了加數(shù)和被加數(shù)外，還要考慮低位的進(jìn)位。其真值表如左表其輸出端的邏輯式為輸入輸出ABCISCO0000000110010100110110010101011100111111由半加器組成的全加器的邏輯電路和邏輯符號(hào)如圖4.3.27所示雙全加器74LS183的內(nèi)部電路是按下式構(gòu)建的，如圖4.3.27所示圖4.3.27二、多位加法器1.串行進(jìn)位加法器（行波進(jìn)位加法器）圖4.3.28所示電路為4位全加器，由于低位的進(jìn)位輸出接到高位的進(jìn)位輸入，故為串行進(jìn)位加法器。兩個(gè)多位二進(jìn)制數(shù)相加，必須利用全加器，1位二進(jìn)制數(shù)相加用1個(gè)全加器，n位二進(jìn)制數(shù)相加用n個(gè)全加器。只要將低位的進(jìn)位輸出接到高位的進(jìn)位輸入圖4.3.28串行進(jìn)位加法器結(jié)構(gòu)簡(jiǎn)單，但運(yùn)算速度慢。應(yīng)用在對(duì)運(yùn)算速度要求不高的場(chǎng)合。T692就是這種串行進(jìn)位加法器。圖4.3.28輸出邏輯式為2.超前進(jìn)位加法器為了提高速度，若使進(jìn)位信號(hào)不逐級(jí)傳遞，而是運(yùn)算開始時(shí)，即可得到各位的進(jìn)位信號(hào)，采用這個(gè)原理構(gòu)成的加法器，就是超前進(jìn)位（CarryLook－ahead）加法器，也成快速進(jìn)位（Fastcarry）加法器。輸入輸出ABCISCO0000000110010100110110010101011100111111由全加器真值表可知，高位的進(jìn)位信號(hào)的產(chǎn)生是在兩種情況下：①在A·B＝1；②在A＋B＝1且CI＝1。故向高位的進(jìn)位信號(hào)為設(shè)Gi＝AiBi為進(jìn)位生成函數(shù)，Pi＝Ai＋Bi為進(jìn)位傳遞函數(shù)，則上式可寫成和為：

74LS283就是采用這種超前進(jìn)位的原理構(gòu)成的4位超前進(jìn)位加法器，其內(nèi)部電路如圖4.3.29所示圖4.3.29以i＝0和i＝1為例(A0+B0)(A0

B0)(A1+B1

)(A1

B1)(A0

B0)(A0+B0)(A1

B1)(A1+B1)((A0+B0

)+(A0

B0

)CI)邏輯圖形符號(hào)如圖4.3.30所示。超前進(jìn)位加法器提高了運(yùn)算速度，但同時(shí)增加了電路的復(fù)雜性，而且位數(shù)越多，電路就越復(fù)雜。其中：A3~A0為一個(gè)四位二進(jìn)制數(shù)的輸入；B3~B0為另一個(gè)二進(jìn)制數(shù)的輸入；CI為最低位的進(jìn)位；CO是最高位的進(jìn)位；S3~S0為各位相加后的和。三、用加法器設(shè)計(jì)組合邏輯電路如果能將要產(chǎn)生的邏輯函數(shù)能化成輸入變量與輸入變量相加，或者輸入變量與常量相加，則用加法器實(shí)現(xiàn)這樣邏輯功能的電路常常是比較簡(jiǎn)單。例4.3.7利用4位超前進(jìn)位加法器74LS283器件組成的電路如圖4.3.31所示，試分析電路所能完成的邏輯功能。解：寫出各輸入端的邏輯式則當(dāng)Y7＝0時(shí)，74LS283(1)：A3＝0，A2＝D6，A1=D5，A0＝D4。74LS283(2)：A3＝D3，A2＝D2，A1=D1，A0＝D0，CI=0,做加法后和為Y7～Y0=0D6~D0.故此電路是一個(gè)帶符號(hào)位的二進(jìn)制求補(bǔ)碼電路，Y7為符號(hào)位，輸入二進(jìn)制數(shù)碼為D6~D0.則當(dāng)Y7＝1時(shí)，74LS283(1)：A3＝1，A2＝D6，A1=D5，A0＝D4；74LS283(2)：A3＝D3,A2＝D2，A1=D1，A0＝D0，CI=1，做加法后和為Y7～Y0=1D6~D0+1例4.3.8將BCD的8421碼轉(zhuǎn)換為余3碼輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所示，則故實(shí)現(xiàn)的電路如圖4.3.32所示圖4.3.323.3.5數(shù)值比較器實(shí)現(xiàn)比較兩個(gè)數(shù)值大小的邏輯電路即為比較器。一、1位數(shù)值比較器設(shè)有一位二進(jìn)制數(shù)A和B比較有三種可能