第2章80x86微處理器的結(jié)構(gòu)2.1從8086到Itanium2.280x86的編程結(jié)構(gòu)2.380x86的引腳和時(shí)序12.1從8086到Itanium

8086基本結(jié)構(gòu)80286和80386

Intel80486Pentium系列處理器和Itanium處理器22.1從8086到Itanium2.1.1 8086基本結(jié)構(gòu)3

一、總線接口部件BIU（BusInterfaceUnit）

總線接口部件BIU同外部總線連接，為執(zhí)行部件EU完成全部的總線操作，并且計(jì)算、形成20位的內(nèi)存儲(chǔ)器的物理地址。

4二、執(zhí)行部件EU(ExecutionUnit)

執(zhí)行指令，完成指令所規(guī)定的操作。進(jìn)行內(nèi)存有效地址的計(jì)算。由于EU和BIU這兩個(gè)功能部件能相互獨(dú)立地工作，在大多數(shù)情況下，取指令所需的時(shí)間“消失”了（隱含在上一指令的執(zhí)行之中），大大減少等待取指令所需的時(shí)間，提高了微處理器的利用率和整個(gè)系統(tǒng)的執(zhí)行速度。52.1.280286和803868086EUExecutionUnit(16位)BIUBusInterfaceUnitAUAddressUnit80286IUInstructionUnit(16位)

BUBusUnitEUExecutionUnit6

BIUBusInterfaceUnitIPUInstructionPrefetchUnit80386IDUInstructionPredecodeUnit(32位)EUExecutionUnitSUSegmentationUnitPUPagingUnitSUMMU（MemoryManagementUnit)PU7

ALU外部DB80386SX32位16位80386DX32位32位對(duì)8位16位信息處理SX與DX一樣（主頻相同條件下）對(duì)32位信息處理SX與DX不一樣取數(shù)處理80386SX2次1次80386

DX1次1次綜合性能80386DX比80386SX好對(duì)大量的8位、16位操作兩者性能一樣。82.1.3

Intel80486

Intel80486DX=高性能的+高性能的+8KBL1Cache8038680387*面向多處理器結(jié)構(gòu)*主頻提高從33MHz-50/60MHz*采用部分RISC

技術(shù)（ReducedInstructionSetComputer)1.2條/時(shí)鐘8087NDP數(shù)值數(shù)據(jù)處理器80287與80387數(shù)學(xué)處理器9*突發(fā)式總線（BurstBus)給出一個(gè)地址后，與該地址相關(guān)的一組數(shù)據(jù)都可以進(jìn)行輸入/輸出。*486SX/DX/DX2/DX4486SX不帶FPU的486486DX2內(nèi)頻是外頻的2倍；486DX4內(nèi)頻是外頻的3倍；內(nèi)頻：是處理器內(nèi)部工作核心頻率；外頻：是處理器外部工作頻率，在Socket結(jié)構(gòu)的主板上，外頻即系統(tǒng)內(nèi)存和L2Cache總線的時(shí)鐘頻率，是主板提供的時(shí)鐘。10486DX/33MHz

內(nèi)頻33MHz

外頻33MHz486DX/66MHz

內(nèi)頻66MHz

外頻66MHz486DX2/66MHz

內(nèi)頻66MHz

外頻33MHz486DX4/100MHz內(nèi)頻100MHz

外頻33MHz112.1.4

Pentium系列處理器及Itanium處理器

Pentium

奔騰57條MMX指令PentiumProMMX高能奔騰

多能奔騰

PentiumII

70條SSE指令

PentiumIII

144條SSE2指令新的IA-32

Pentium4廣度深度57條MMX指令12一、Pentium處理器技術(shù)特點(diǎn)1.超標(biāo)量流水線U/V

每條流水線有各自的ALU/地址生成部件

指令預(yù)收指令譯碼地址生成指令執(zhí)行回寫2.重新設(shè)計(jì)的浮點(diǎn)部件13

8級(jí)流水線浮點(diǎn)—1~2條指令/時(shí)鐘3.獨(dú)立的I-cache與D-cache4.分支預(yù)測5.64位外部數(shù)據(jù)總線內(nèi)部ALU仍為32位14IntelPentiumTMProcessor

代碼Cache

分支預(yù)測

預(yù)取Buf.

超流水線64位整數(shù)ALU

整數(shù)ALU

浮點(diǎn)部件

Bus

接口

寄存器組乘法加法數(shù)據(jù)Cache

除法15二、PentiumPro處理器技術(shù)特點(diǎn)：1.一個(gè)封裝2個(gè)芯片*CPU內(nèi)核+2×8KBL1Cache*256KBL2Cache(全速）2.指令分解為微操作3.超級(jí)流水線和超標(biāo)量技術(shù)14級(jí)流水線3路超標(biāo)量微結(jié)構(gòu)5個(gè)并行處理單元16

5個(gè)并行處理單元

整數(shù)單元×2裝入單元×1儲(chǔ)存單元×1

FPU×14.

亂序執(zhí)行和推測執(zhí)行17三、PentiumwithMMXMMX(MultiMediaeXtention)

多媒體擴(kuò)展—提高多媒體和通信處理能力主要特點(diǎn)1.采用SIMD(SingleInstructionMultiData)技術(shù)，使多條信息可由一條單一指令來處理。這是MMX的基礎(chǔ)。

SIMD與IA(IntelArchitecture英特爾體系結(jié)構(gòu)）的超標(biāo)量技術(shù)相結(jié)合，可極大增強(qiáng)PC機(jī)平臺(tái)性能；MMX技術(shù)執(zhí)行指令時(shí)，將8bytes數(shù)據(jù)作為一個(gè)包裝的64位值進(jìn)入CPU，全部過程由一條指令立即處理。182.MMX指令具有很強(qiáng)的通用性，不僅能滿足建立在當(dāng)前及未來算法上的PC機(jī)應(yīng)用程序的大部分要求，而且還可用于編碼/譯碼器，算法及驅(qū)動(dòng)程序等。193.MMX指令系統(tǒng)增加了4種新的數(shù)據(jù)類型：緊縮字節(jié)(8×8bit)

緊縮字(4×16bit)

緊縮雙字(2×32bit)

四字(64bit)

目的：

緊縮定點(diǎn)整數(shù)，將多個(gè)整數(shù)字組成一個(gè)單一的64位數(shù)據(jù)。使系統(tǒng)在同一時(shí)刻能處理更多的數(shù)據(jù)。204.增加8個(gè)64位MMX寄存器----浮點(diǎn)寄存器。5.增加了57條MMX指令，具有飽和運(yùn)算和積和運(yùn)算能力。飽和運(yùn)算：運(yùn)算中“上溢”或“下溢”的結(jié)果被截取到該類數(shù)據(jù)類型的最大值或最小值。21積和運(yùn)算：PMADDWDP：packedM:multiplyD:dual/double

這是緊縮字相乘并相加。飽和運(yùn)算：在圖形學(xué)中應(yīng)用很有效。積和運(yùn)算：矢量點(diǎn)積和矩陣乘法中應(yīng)用極廣，這是圖象/音頻/視頻數(shù)據(jù)處理的基本算法。廣泛應(yīng)用于音頻/視頻圖像的壓縮/解壓縮。22四、PentiumII技術(shù)特點(diǎn)1.MMX技術(shù)2.動(dòng)態(tài)執(zhí)行技術(shù)多分支跳轉(zhuǎn)預(yù)測、數(shù)據(jù)流分析、推測執(zhí)行3.雙重獨(dú)立總線結(jié)構(gòu)

DIB(DualIndependentBus)

SEC插盒（SingleEdgeContact）

Solt

插槽23五PentiumIII主要技術(shù)特性仍是PentiumPro結(jié)構(gòu)1.更高的主頻起始頻率450MHz/500MHz2.SSE指令70條StreamingSIMDExtension數(shù)據(jù)流單指令多數(shù)據(jù)擴(kuò)展提高多媒體和

浮點(diǎn)運(yùn)算能力3.LICache16KBI-Cache16KBD-CacheL2Cache512KB（速度為CPU核心頻率1/2）24增強(qiáng)音頻，視頻，3D圖形處理能力。用于3D圖像處理、語言識(shí)別、視頻實(shí)時(shí)壓縮4.8個(gè)新的128位單精度寄存器（4×32位）能同時(shí)處理4個(gè)單精度浮點(diǎn)變量?？蛇_(dá)20億次/秒浮點(diǎn)運(yùn)算速度。

L2Cache512KB(速度為CPU核心頻率的1/2)

增強(qiáng)音頻、視頻、3D圖形處理能力。用于3D

圖象處理、語音識(shí)別、視頻實(shí)時(shí)壓縮5.8個(gè)新的128位單精度寄存器（4×32位）25Coppermine——新一代的PentiumIII技術(shù)特性1.內(nèi)置工作在核心頻率下的L2Cache256KB2.采用先進(jìn)的緩存轉(zhuǎn)換結(jié)構(gòu)、內(nèi)置L2Cache采用1條256位的寬帶數(shù)據(jù)通路。相當(dāng)于64位數(shù)據(jù)通路的片外L2Cache的4倍。3.采用先進(jìn)的系統(tǒng)緩沖器。4.采用適用于移動(dòng)PC系統(tǒng)的Speedstep技術(shù)低壓低速全壓全速26

六.Pentium4

主要技術(shù)特性 采用新的IA-32體系結(jié)構(gòu)對(duì)PentiumPro進(jìn)行徹底改造。主頻以1.3G~1.5GHz為起始頻率。這是基于內(nèi)核體系結(jié)構(gòu)的重新設(shè)計(jì)而非內(nèi)核工藝的單純提高。271.采用20級(jí)的超級(jí)流水線(Superpipeline)

流水線深度越大(級(jí)數(shù)越高)越易提高內(nèi)核工作頻率。 帶來短時(shí)鐘周期、高主頻和長運(yùn)算延遲(Latency，兩個(gè)操作指令間的時(shí)間間隔較長)的問題。 解決方法：*加大L1Cache *提高分支預(yù)測功能。282.采用256KB的L1Cache1MB的L2Cache3.整數(shù)運(yùn)算單元4.

浮點(diǎn)運(yùn)算單元

摒棄X87體系結(jié)構(gòu)5.

總線結(jié)構(gòu)

采用64位、100MHz的4倍數(shù)據(jù)速率(QDR)技術(shù)。29七、IntelItanium

中文名“安騰”，原定名為Merced主要技術(shù)特性：結(jié)構(gòu)：IA-64結(jié)構(gòu)*基礎(chǔ)是EPIC技術(shù)

ExplicitlyParallelInstructionComputing

顯性并行指令計(jì)算核心頻率：800MHz以上Cache:L1Cache全速，128KB(片內(nèi))

L2Cache全速，256KB~1MB(片內(nèi))

L3Cache全速，4MB(同封裝)30處理器核心∶ 4個(gè)整數(shù)執(zhí)行單元 4個(gè)MMX/浮點(diǎn)執(zhí)行單元 128個(gè)整數(shù)寄存器，128個(gè)浮點(diǎn)寄存器64位處理器*一次可以處理64位(8Bytes)的數(shù)據(jù)*可以用64位地址來“訪存”。 32位處理器訪存232位=4GB 64位處理器訪存264位=16MTB

是32位處理器的4G倍。(410243)31

浮點(diǎn)執(zhí)行單元4個(gè)一個(gè)時(shí)鐘周期內(nèi)可以執(zhí)行20個(gè)單精度浮點(diǎn)運(yùn)算，12個(gè)雙精度浮點(diǎn)運(yùn)算128個(gè)82位浮點(diǎn)寄存器整數(shù)處理單元4個(gè)

MMM處理單元4個(gè)

32寄存器： 通用寄存器 128個(gè)(64位+1位) 64位供程序設(shè)計(jì)者用 1位稱為NAT(NotAThing)位 當(dāng)寄存器中數(shù)據(jù)被確定為無用位時(shí)，只要發(fā)送NAT位就可確定該寄存器中的數(shù)據(jù)無用。33浮點(diǎn)寄存器128個(gè)(82位) 用于浮點(diǎn)運(yùn)算預(yù)測寄存器64個(gè)(1位) 控制分支以及有條件指令分支寄存器64個(gè)(8位) 指定分支的目標(biāo)地址32位指令的兼容性

Itanium將完全兼容現(xiàn)有的32位指令集。現(xiàn)有的32位應(yīng)用程序無須改動(dòng)即可應(yīng)用于Itanium系統(tǒng)上。34EPIC技術(shù) 這里的“并行處理技術(shù)”是指在處理器內(nèi)部同一個(gè)處理單元同時(shí)并行處理多條指令。 應(yīng)用了LIW、Predication和Speculative技術(shù)。LIW(LongInstructionWord)將3條指令“拼接”成128位的“束”(bundle)以加快處理速度，稱“LIW編碼”。128位長的指令束中包含一個(gè)由編譯程序?qū)懭氲娜舾晌坏摹澳K”(template)清楚地告訴CPU哪些指令可以并行地執(zhí)行。35InstructionPredication(指令預(yù)測)一般的處理器在分支預(yù)測的計(jì)算中要花費(fèi)大量時(shí)間；Itanium的指令預(yù)測是一項(xiàng)基于程序編譯器的技術(shù)，目的是對(duì)將要用到哪些分支進(jìn)行更準(zhǔn)確的預(yù)測。注意∶指令預(yù)測是基于程序編譯器的，指令預(yù)測技術(shù)代替分支預(yù)測，使CPU并行執(zhí)行所有可能的分支路徑。要求∶CPU的編譯程序必須有高超的分支預(yù)測能力，Itanium必須是極寬的超標(biāo)量芯片，擁有大量的備用資源。用芯片資源換取時(shí)間。36

Speculativeloading 推理裝載 在指令和數(shù)據(jù)沒有被用到之前，Itanium處理器可以把這些指令和數(shù)據(jù)統(tǒng)統(tǒng)裝入，把處理器本身有效地當(dāng)做一個(gè)極好的緩存。它可能在處理器空閑時(shí)完成。通過提前裝載沒有用到的指令和數(shù)據(jù)來減少由于內(nèi)存延遲造成的性能損失。372.280x86的編程結(jié)構(gòu)8086的編程結(jié)構(gòu)80X86的編程結(jié)構(gòu)1—基本結(jié)構(gòu)寄存器80X86的編程結(jié)構(gòu)2—系統(tǒng)級(jí)寄存器80X86的編程結(jié)構(gòu)3—調(diào)試和測試寄存器80X86的編程結(jié)構(gòu)4—浮點(diǎn)寄存器382.280x86的編程結(jié)構(gòu)2.2.1 8086的編程結(jié)構(gòu)一、通用寄存器

AXAHALBXBHBLCXCHCLDXDHDLSPBPSIDI39（1）數(shù)據(jù)寄存器 累加器AX（Accumulator）

基址寄存器BX（Base）

計(jì)數(shù)寄存器CX（Count）

數(shù)據(jù)寄存器DX（Data）

這四個(gè)16位寄存器可分為高8位（AH、BH、CH和DH）與低8位（AL、BL、CL和DL）

可分別尋址、獨(dú)立操作。

40（2）指針寄存器和變址寄存器 堆棧指針寄存器SP（StackPointer）

基址指針寄存器BP（BasePointer）

源變址寄存器SI（SourceIndex）

目的變址寄存器DI（DestinationIndex）SP用來確定欲讀寫堆棧的地址，BP用來存放在現(xiàn)行堆棧段的一個(gè)數(shù)據(jù)區(qū)的“基地址”。SI、DI用于變址操作，存放變址地址。

41 二、指令指針I(yè)P和標(biāo)志寄存器F

指令指針I(yè)P（InstructionPointer）

指向當(dāng)前需要取出的指令字節(jié)

IP指向的是指令地址的段內(nèi)地址偏移量，又稱偏移地址（OffsetAddress）或有效地址（EA，EffectiveAddress）。

程序員不能對(duì)IP進(jìn)行存取操作，程序中的轉(zhuǎn)移指令、返回指令以及中斷處理能對(duì)IP進(jìn)行操作。IPFR42標(biāo)志寄存器FR（FlagRegister）

定義了9位6位狀態(tài)位 C、A、Z、S、O、P3位控制位I、D、TOFDFIFTFSFZFAFPFCFInterruptenableDirectionTrapCarryAuxiliaryCarryZeroSignOverflowParity43進(jìn)位標(biāo)志CF，加減運(yùn)算后有進(jìn)位（借位）CF=1， CF=D7CY/D15CY輔助進(jìn)位標(biāo)志AF，AF=D3CY零標(biāo)志ZF，結(jié)果為0，ZF=1

結(jié)果非0，ZF=0符號(hào)標(biāo)志SF，結(jié)果為正，SF=0

結(jié)果為負(fù)，SF=1奇偶校驗(yàn)標(biāo)志PF，低8位中，“1”的個(gè)數(shù)為偶數(shù)，PF=1， “1”的個(gè)數(shù)為奇數(shù)，PF=0溢出標(biāo)志OF，OF=

或44中斷允許標(biāo)志IF：

用于控制可屏蔽中斷。

IF=1，開中，IF=0關(guān)中。方向標(biāo)志DF：

用于串操作

DF=0，增量操作，DF=1，減量操作。陷阱標(biāo)志TF：TF=1，單步操作，TF=0，連續(xù)操作。45三、段寄存器（SegmentRegister）內(nèi)存中通常存放著三類信息：（1）代碼（指令）—指示微處理器執(zhí)行何種操作；（2）數(shù)據(jù)（字符、數(shù)值）—程序處理的對(duì)象；（3）堆棧信息—被保存的返回地址和中間結(jié)果等。

CSDSSSES46

段的起始地址由稱為“段寄存器”的4個(gè)16位寄存器決定，這4個(gè)段寄存器為：（1）代碼段寄存器CS（CodeSegment）

指向當(dāng)前的代碼段，指令由此段中取出；（2）堆棧段寄存器SS（StackSegment）

指向當(dāng)前的堆棧段，堆棧操作的對(duì)象就是該段中存儲(chǔ)單元的內(nèi)容；47（3）數(shù)據(jù)段寄存器DS（DataSegment）

指向當(dāng)前的數(shù)據(jù)段，通常用來存放程序變量（存儲(chǔ)器操作數(shù)）；（4）附加段寄存器ES（ExtraSegment）

指向當(dāng)前的附加段，通常也用來存放數(shù)據(jù)，以及一些專用指令的操作數(shù)。48

四、8086系統(tǒng)中內(nèi)存分段 解決20位內(nèi)存地址和16位地址計(jì)算能力的矛盾。 8086程序把1M字節(jié)的存儲(chǔ)空間看成為一組存儲(chǔ)段，各段的功能由具體用途而定，分別為代碼段、堆棧段、數(shù)據(jù)段和附加段。49

一個(gè)存儲(chǔ)段是存儲(chǔ)器的一個(gè)邏輯單位，其長度可達(dá)64K字節(jié)，每段第一個(gè)字節(jié)的位置稱為“段起始地址”。對(duì)段起始地址的要求是：最好能被16整除（起始地址為××××0H）。段寄存器中存放了與段起始地址有關(guān)的16位“段基值”（SegmentBasevalue），幾個(gè)段可以相互重疊，也可指向同一個(gè)64K字節(jié)空間。50

在具有地址變換機(jī)構(gòu)的計(jì)算機(jī)中，有兩種存儲(chǔ)器地址：一種是邏輯地址（LogicalAddress）—允許在程序中編排的地址一種是物理地址（PhysicalAddress）

—信息在存儲(chǔ)器中實(shí)際存放的地址518086系統(tǒng)中，對(duì)給定的任一存儲(chǔ)單元而言有兩部分邏輯地址；“段基值”—決定所在段第一個(gè)字節(jié)的位置；“段內(nèi)偏移量”（Offset）—該存儲(chǔ)單元相對(duì)于該段起始單元的距離。 “段基值”存放在段寄存器（CS、SS、DS、ES）中，“段內(nèi)偏移量”由SP、BP、SI、DI、IP、BX和直接地址以及上述寄存器和直接地址的組合而形成。528086系統(tǒng)中邏輯地址的來源可歸納如表所示。注：EA（EffectiveAddress）為有效地址，反映操作數(shù)的段內(nèi)偏移地址。操作類型隱含的段基值可替換的段基值偏移地址取指令CS無IP堆棧指令SS無SPBP用作基地址寄存器SSCS、DS、ESEA通用數(shù)據(jù)讀寫DSCS、ES、SSEA字符串操作（源地址）DSCS、ES、SSSI字符串操作（目的地址）ES無DI532.2.280X86的編程結(jié)構(gòu)1—基本結(jié)構(gòu)寄存器一、通用寄存器GeneralPurposeRegisterEAXAXAHALEBXBXBHBLECXCXCHCLEDXDXDHDL32位16位8位54ESPSPEBPBPESISIEDIDI32位16位 32位寄存器僅用于80386以上的處理器注意寄存器的隱含用法55二、專用寄存器SpecialRegister1.EIP(InstructionPointer)指示要執(zhí)行的下一條指令的偏移地址(Offset)該偏移值相對(duì)于指令所在代碼段的基地址(BaseAddress)。程序員不能直接對(duì)EIP(IP)讀寫，程序轉(zhuǎn)移指令能對(duì)EIP(IP)進(jìn)行操作。562.EFLAGS(Flags)指示處理器的狀態(tài)，控制其操作。從8086－PentiumPro所定義的標(biāo)志位見教材各標(biāo)志位的定義見教材57 三、段寄存器

SegmentRegister6個(gè)

DS、CS、SS、ES、FS、GS

用來保存標(biāo)志現(xiàn)行可尋址存儲(chǔ)段的選擇子（Selector，選擇符）值。 在實(shí)地址方式下（以及8086）段的長度固定為64KB；

在保護(hù)方式下段的長度在1Byte~整個(gè)物理地址空間內(nèi)任選。58在80286及以上的處理器中每個(gè)段寄存器都由一個(gè)“段描述子寄存器”相對(duì)應(yīng)， 該寄存器用來描述一個(gè)存儲(chǔ)段的段基地址段限屬性（訪問權(quán)限）

BaseAddressLimitAccessRightBase是線性地址或物理地址計(jì)算的一個(gè)分量

Limit用于段限檢查操作。

AccessRight對(duì)照所要求的存儲(chǔ)器訪問類型進(jìn)行檢驗(yàn)段寄存器對(duì)程序員而言是可見的；段描述子寄存器對(duì)程序員是透明的。592.2.380X86的編程結(jié)構(gòu)2—系統(tǒng)級(jí)寄存器一、控制寄存器5個(gè)（ControlRegister）用于對(duì)80x86的多種功能的控制。1.CR0

定義了11位控制位80286中稱為MSW(MachineStatusWord)

其中PE（0位）為允許保護(hù)(ProtectionEnable)PE=0以實(shí)方式工作

PE=1進(jìn)入保護(hù)方式

602.CR2頁故障線性地址寄存器3.

CR3頁目錄基地址寄存器

CR2、CR3用于386以上處理器，在分頁操作中使用。

CR3中高20位為頁的目錄基地址，在分頁計(jì)算中用 4.CR4用于Pentium以上處理器。61

二、系統(tǒng)地址寄存器2個(gè) （SystemAddressRegister）

描述子(Descriptor)：

保護(hù)方式下，用來描述存儲(chǔ)器操作數(shù)所在段的性質(zhì)的數(shù)據(jù)結(jié)構(gòu)。 描述子表(DescriptorTable)

在一個(gè)系統(tǒng)中，存放所有段的描述子的存儲(chǔ)區(qū)。62系統(tǒng)地址寄存器：用來尋址和定義上述描述子表的地址。全局描述子表寄存器

GDTR(GlobalDescriptorTableRegister)

存放全局描述子表的段基址(SegmentBaseAddress)和段限(Limit)。63中斷描述子表寄存器

IDTR(InterruptDescriptorTableRegister)

存放中斷描述子表的Base和Limit。 GDTR和IDTR為48（40）位寄存器其中Base：32位-386以上24位-286；

Limit：16位。64

三、系統(tǒng)段寄存器2個(gè)

(SystemSegmentRegister)

局部描述子表寄存器

LDTR(LocalDescriptorTableRegister) 16位寄存器內(nèi)裝入16位選擇子，通過該選擇子訪問GDT。找到相應(yīng)的描述子，該描述子中包含LDT的Base，Limit和AccessRight(AR)。

每個(gè)LDTR都有一個(gè)64位的LDTCache描述子寄存器（或稱段描述子及Cache）。BaseLimitAR32位20位12位65

任務(wù)狀態(tài)段寄存器

TR(TaskStateSegmentRegister)

一個(gè)任務(wù)即指一個(gè)應(yīng)用程序或一個(gè)過程。每個(gè)任務(wù)有一個(gè)相關(guān)的TSS(任務(wù)狀態(tài)段)，TSS中保存有當(dāng)前任務(wù)的所有環(huán)境（該任務(wù)的運(yùn)行狀態(tài)）。

TSS的描述子存放在GDT中，由TR內(nèi)的16位選擇子來檢索，檢索所得之描述子自動(dòng)裝入TSSCache中。（同LDTR和LDTCache）662.2.480X86的編程結(jié)構(gòu)3—調(diào)試和測試寄存器一．調(diào)試寄存器（DebugRegister）

用于排除故障

DR0-DR3設(shè)置線性斷點(diǎn)地址

DR6顯示斷點(diǎn)狀態(tài)

DR7設(shè)置斷點(diǎn)二．測試寄存器（TestRegister）

用于測試分頁和Cache狀態(tài)。386/486分別定義了2~5個(gè)TR67Pentium以上處理器采用MSR（ModelSpecialRegister，模型專用寄存器）來替代，MSR用于控制可測試性，執(zhí)行跟蹤，性能監(jiān)測和機(jī)器檢查錯(cuò)誤。TR與MSR中用到TLBTLB(TranslationLookasideBuffer)轉(zhuǎn)換后備緩沖器用來保存最常用的頁表地址轉(zhuǎn)換。Pentium處理器用RDMSR（讀MSR）和WRMSR（寫MSR）來訪問MSR。

用ECX值（僅用8位）確定所訪問的MSR（見教材)）682.2.580X86的編程結(jié)構(gòu)4—浮點(diǎn)寄存器(FloatingPointRegister

)

數(shù)據(jù)寄存器DataRegister8×80位符號(hào)位階碼尾數(shù)11564標(biāo)記字

TagWord

與8個(gè)數(shù)據(jù)寄存器對(duì)應(yīng)，各2位。狀態(tài)寄存器StatusRegister16位寄存器控制寄存器ControlRegistor

16位寄存器69指令指針（InstructionPointer）

提供發(fā)生故障的數(shù)字指令的地址數(shù)字指針（DataPointer）

提供發(fā)生故障的數(shù)字存儲(chǔ)器操作數(shù)的地址注意：80486處理器片內(nèi)集成有FPU(FloatingProcessingUnit，浮點(diǎn)處理部件)這是對(duì)80486而言的。Pentium以上處理器在應(yīng)用程序模式上不再使用上述浮點(diǎn)寄存器。702.380x86的引腳和時(shí)序8086的引腳信號(hào)80X86引腳信號(hào)80X86的時(shí)序圖712.3 80x86的引腳和時(shí)序

一、引腳信號(hào)綜述 微處理器的信號(hào)引腳是處理器內(nèi)部同外部世界（內(nèi)存或I/O接口）之間信息傳輸?shù)耐ǖ?。所以也稱為芯片總線。理解微處理器的引腳功能是微機(jī)系統(tǒng)中存儲(chǔ)器接口和I/O接口的重要基礎(chǔ)。

72

二、計(jì)算機(jī)中軟件與硬件的關(guān)系： 軟件（指令）的功能是通過硬件（引腳信號(hào)）起作用的；硬件（引腳)信號(hào)是由軟件（指令）產(chǎn)生的。 三、有關(guān)引腳信號(hào)的一些基本知識(shí) 1.輸入/輸出 2.高電平有效/低電平有效 3.輸出信號(hào)是二態(tài)/三態(tài)

4.的意義732.3.18086的引腳信號(hào)

8086的40條引腳信號(hào)按功能可分為4部分─地址總線、數(shù)據(jù)總線、控制總線以及其它（時(shí)鐘與電源）。

74一、雙重總線、分時(shí)復(fù)用1.21條引腳傳送42個(gè)信號(hào)

AD0～AD15，A16/S3～A19/S6，/S7。75

2.三種周期

*指令周期（InstructionCycle）

執(zhí)行一條指令所需要的時(shí)間稱為指令周期，不同指令的指令周期是不等長的。

*總線周期（BusCycle）8086CPU與外部交換信息總是通過總線進(jìn)行的。CPU的每一個(gè)這種信息輸入、輸出過程需要的時(shí)間稱為總線周期,一個(gè)指令周期由一個(gè)或若干個(gè)總線周期組成。 76*時(shí)鐘周期（ClockCycle）

執(zhí)行指令的一系列操作都是在時(shí)鐘脈沖CLK的統(tǒng)一控制下一步一步進(jìn)行的，時(shí)鐘脈沖的重復(fù)周期稱為時(shí)鐘周期,時(shí)鐘周期是CPU的時(shí)間基準(zhǔn)，由計(jì)算機(jī)的主頻決定，8086CPU的總線周期至少由4個(gè)時(shí)鐘周期組成，分別以T1、T2、T3和T4表示。773.AD0～AD15

在每個(gè)總線周期開始（T1）時(shí)，用作地址總線的16位（A15～A0），給出內(nèi)存單元（或I/O端口）的地址；其它時(shí)間為數(shù)據(jù)總線，用于數(shù)據(jù)傳輸。A16/S3～A19/S6，/S7

在每個(gè)總線周期開始（T1）時(shí)，作地址總線的高4位（A19～A16）和，78在存儲(chǔ)器操作中為高4位地址，在I/O操作中，這4位置“0”（低電平）。在總線周期的其余時(shí)間，這4條信號(hào)線指示CPU的狀態(tài)信息。當(dāng) 為低電平時(shí)，把讀/寫的8位數(shù)據(jù)與AD15～AD8連通。該信號(hào)與A0（地址信號(hào)最低位）結(jié)合以決定數(shù)據(jù)字是高字節(jié)工作還是低字節(jié)工作。79 二、控制總線1—同工作方式有關(guān)的控制信號(hào) 1.MN/

最小/最大方式控制線，用來控制8086的工作方式。當(dāng)MN/

接+5V時(shí)，8086處于最小方式，由8086提供系統(tǒng)所需的全部控制信號(hào)，用來構(gòu)成一個(gè)小型的單處理機(jī)系統(tǒng)。當(dāng)MN/

接地時(shí)，8086處于最大方式，系統(tǒng)的總線控制信號(hào)由專用的總線控制器8288提供，用來構(gòu)成一個(gè)多處理器或協(xié)處理器系統(tǒng)。 80

、、譯碼表操作類型（CPU周期）LLL中斷響應(yīng)LLH讀I/O端口LHL寫I/O端口LHH暫停HLL取指HLH讀存儲(chǔ)器（數(shù)據(jù)）HHL寫存儲(chǔ)器HHH無效（無總線周期）81 2.、、—總線周期狀態(tài)信號(hào)（三態(tài)、輸出） 表示8086外部總線周期的操作類型，在最小方式下， 、、三引腳分別為

、

和。 為存儲(chǔ)器/IO控制信號(hào)（輸出、三態(tài)）， 用于區(qū)分CPU是訪問存儲(chǔ)器（

＝H），還是訪問I/O端口（

＝L）。82

為數(shù)據(jù)發(fā)送/接收信號(hào)（輸出、三態(tài)）， 用于指示CPU是進(jìn)行寫操作（＝H）還是讀操作(＝L）。

為數(shù)據(jù)允許信號(hào)（輸出、三態(tài)）， 在CPU訪問存儲(chǔ)器或I/O端口的總線周期的后一段時(shí)間內(nèi)，該信號(hào)有效，用作系統(tǒng)中總線收發(fā)器的允許控制信號(hào)。

83 3.， 請(qǐng)求/允許總線訪問控制信號(hào)（雙向）。 在最小方式下，和二引腳分別為HOLD和HLDA。HOLD為保持請(qǐng)求信號(hào)（輸入）。

HLDA為保持響應(yīng)信號(hào)（輸出），這是CPU對(duì)HOLD信號(hào)的響應(yīng)信號(hào)。84 4.QS1，QS0

指令隊(duì)列狀態(tài)信號(hào)（輸出）。在最小方式下，QS1、QS0二引腳分別為ALE和。ALE為地址鎖存允許信號(hào)（輸出），為中斷響應(yīng)信號(hào)（輸出、三態(tài)）。 5. 總線優(yōu)先權(quán)鎖定信號(hào)（輸出、三態(tài)）該信號(hào)用來封鎖外部處理器的總線請(qǐng)求，當(dāng)輸出低電平時(shí)，外部處理器不能控制總線，信號(hào)有效由指令LOCK在程序中設(shè)置，在最小方式下，引腳為信號(hào)。

85三、控制總線2—同工作方式無關(guān)的控制總線

─讀控制信號(hào)（三態(tài)、輸出）READY─等待狀態(tài)控制