總結(jié)………9通過標(biāo)準(zhǔn)小芯片(Chiplet)接口——高級(jí)接口總線(AIB)加速創(chuàng)新DavidKehlet研究科學(xué)家簡介 1AIB目標(biāo) 2AIB配置 3AIB架構(gòu) 3高數(shù)據(jù)速率功能 5AIB的物理布局 7冗余 8AIB指標(biāo) 8AIB與SERDES延遲對比 8AIB未來發(fā)展趨勢 8在單個(gè)芯片中集成盡可能多的功能。在技術(shù)將兩個(gè)芯片連接在一起相比，單片實(shí)組合。AIBAIBInterface模擬前端傳感器視頻熱激光雷達(dá)FPGA對象跟蹤ASIC預(yù)處理ASIC加密CPUSERDES圖1.AIB應(yīng)用的一個(gè)示例，其中模擬前端、信號(hào)預(yù)處理和SERDES全部通過AIB連接到FPGA實(shí)現(xiàn)分類和對象跟蹤然而，涉及芯片橋、中介層、侵蝕性幾何形狀(aggressivegeometries)和微米級(jí)微凸點(diǎn)連接的新集成技術(shù)已經(jīng)改變了算法。戈登?摩爾曾在1965年指出：“使用獨(dú)立封裝并彼此互聯(lián)的更小的功能構(gòu)建的大型系統(tǒng)可能更為經(jīng)濟(jì)?！?0多年后，我們?nèi)缃竦脑S多SoC在內(nèi)核處理方面彼此相似，而特定的外圍功能卻有所不同。有的應(yīng)用可能需要視覺處理；有的應(yīng)用需要直接從天線獲取信號(hào)；而有的應(yīng)用需要SoC提價(jià)值，比如混合搭配不同的功能，但另一個(gè)重要價(jià)值是每個(gè)功能(處理、模擬、內(nèi)存、數(shù)字信號(hào)處理(DSP))可以在另一個(gè)不同于內(nèi)核計(jì)算所用的流程上得到更好的優(yōu)化。2鑒于這些功能是相互分離的(在小芯片或tile上實(shí)施)，因此我們面臨的挑戰(zhàn)是在保持與單片接近的性能和功耗的同時(shí)，將這些功能全部集成到單個(gè)封裝。通過將高級(jí)接口總線(AIB)與支持將多個(gè)芯片異構(gòu)集成到單個(gè)封裝的封裝技術(shù)相結(jié)合，我們可以輕松解決這個(gè)問題。最近發(fā)布的AIB互連方案為芯片和小芯片互連提種快速、靈活且有助于輕松布局的方法。本白皮書介紹了AIB的高級(jí)特性和用途。AIB規(guī)范是公開的，詳情請?jiān)L問http://github/intel/aib-phy-hardware。我們將展示AIB何支持大規(guī)模設(shè)計(jì)和實(shí)現(xiàn)可靠的高速連接。AIB目標(biāo)在過去25年中，設(shè)備到設(shè)備接口使用復(fù)雜電路通過幾根電纜實(shí)現(xiàn)高速傳輸；PCIExpress*就是其中一個(gè)例子。AIB使用全新高密度封裝技術(shù)所支持的超寬并行接口，并一舉扭轉(zhuǎn)了這一趨勢。通過以相對較低的速度運(yùn)行接口的每條電纜，可以大大簡化每個(gè)送器和接收器的電路，并占用很少的芯片區(qū)域。AIB將數(shù)據(jù)從一個(gè)小芯片上的微凸塊移動(dòng)到另一臺(tái)相鄰設(shè)備上的微凸塊。全新高密度封裝微凸塊的間距很小，從而減少了接口所需的空間。與使用間距130或150微米的凸塊的標(biāo)準(zhǔn)倒裝芯片封裝相比，高密度封裝技術(shù)通常支持間距為55微米的微凸塊。與只能合理使用幾百根線路的傳統(tǒng)接口(如采用標(biāo)準(zhǔn)技術(shù)的DDR內(nèi)存)相比，這種小間距允許單個(gè)AIB接口支持?jǐn)?shù)千個(gè)信號(hào)。單個(gè)AIB數(shù)據(jù)線的時(shí)鐘頻率為GHz，并具有多個(gè)配置AIB以支持各種應(yīng)用。盡管AIB沒有指定最大時(shí)鐘速率，并且最小速率非常低(50MHz)，但AIB卻能夠在高帶寬下運(yùn)行，每條數(shù)據(jù)線的典型數(shù)據(jù)速率為每秒2Gb。每個(gè)小芯片都記錄了其預(yù)期的時(shí)鐘速率范圍，以便選擇不同設(shè)備的設(shè)計(jì)人員可以確保它們以兼容的速度運(yùn)行。通常，時(shí)鐘的工作頻率常在1GHz或以下，但只要接口的兩端都支持更高的速度，系統(tǒng)便可以支持。AIB是一種物理層(PHY)規(guī)范；它占據(jù)了OSI參考模型中的最低級(jí)別。它的一側(cè)連接到單獨(dú)芯片或小芯片上的相應(yīng)AIB接口；另一側(cè)連接到媒體訪問控制器(MAC)。它僅用于從MAC中獲取數(shù)據(jù)并將其發(fā)送到連接的芯片，或者從連MAC焊墊(footprint)被設(shè)計(jì)為在微凸塊間距的范圍內(nèi)盡可能小。信號(hào)被聚集在一起，以便更有效地利用芯片的邊緣(稱為海岸線)，并提供快速且較短的低偏差信號(hào)線。對于AIBGenAIB率為2Gbps，因此避免了訓(xùn)練和信號(hào)調(diào)節(jié)(例如均衡和預(yù)加重)，以保持較小的電路尺寸。業(yè)界常見的微凸塊間距為55微米，隨著的發(fā)展，未來的AIB支持低至10微米的微凸塊間距。演示話輸數(shù)據(jù)鏈路PHY演示話輸數(shù)據(jù)鏈路PHY圖2.AIB是一種物理層規(guī)范3功能AIBBASEAIBPLUSSDR(名義上為功能AIBBASEAIBPLUSSDR(名義上為1Gbps)XXDDR(名義上為2Gbps)X相位和占空比調(diào)整(DLL，DCC)X信號(hào)重定時(shí)選項(xiàng)XXX接收小芯片提供的發(fā)送時(shí)鐘X表1.AIBBase與AIBPlus功能對比AIB有兩種基本配置。AIBBase適用于需要最少電路的輕量級(jí)實(shí)施。AIBPlus可以處理更高速度，并支持高速狀態(tài)下的可靠這兩種配置之間的最大差異與數(shù)據(jù)傳輸速率有關(guān)。AIBBase使用單倍數(shù)據(jù)速率(SDR)方案發(fā)出信號(hào)，這意味著新數(shù)據(jù)在時(shí)鐘的一個(gè)邊沿傳輸。除SDR外，AIBPlus還支持雙倍數(shù)據(jù)速率(DDR)信令。借助DDR，數(shù)據(jù)可以在時(shí)鐘的上下邊沿傳輸，數(shù)數(shù)數(shù)據(jù)SDR時(shí)鐘/數(shù)據(jù)關(guān)系數(shù)據(jù)數(shù)據(jù)0數(shù)據(jù)1數(shù)據(jù)0數(shù)據(jù)1數(shù)據(jù)0數(shù)據(jù)1數(shù)據(jù)0數(shù)據(jù)1數(shù)據(jù)0數(shù)據(jù)1SDR時(shí)鐘/數(shù)據(jù)關(guān)系圖3.SDR信號(hào)每隔一個(gè)時(shí)鐘沿(在本例中為下降沿)進(jìn)行傳輸。相比之下，DDR在下降沿和上升沿都進(jìn)行傳輸，從而獲得兩倍的數(shù)據(jù)速率由于支持DDR功能，所以AIBPlus接口可以在2Gbps范圍內(nèi)移動(dòng)數(shù)據(jù)。但是，在此范圍內(nèi)保持信號(hào)偏差和收緊時(shí)序變得更加困難。延遲鎖定環(huán)路(DLL)可幫助調(diào)整相位關(guān)系，而占空比校正(DCC)電路則有助于確保盡可能接近50％的時(shí)鐘占空比。提供這些電路的初始化和校準(zhǔn)以確保順利啟動(dòng)和運(yùn)行。下表總結(jié)了AIBBase和AIBPlus之間的區(qū)別，功能說明AIB架構(gòu)一列包含1、2、4、8、12、16或24個(gè)相同通道。55微米的微凸塊最多支持一個(gè)通道160個(gè)I/O；這個(gè)數(shù)字會(huì)隨著凸塊間距列列通道通道TX或RXTX或RXTX或RXTX或RXTX或RX最高160，增量為201,2,4,8,12,16,或24圖4.一列最多可包含24個(gè)通道；每個(gè)通道最多包含160個(gè)I/OTX50/50TX/RX50/50TX/RXTX50/50TX/RX50/50TX/RX全I(xiàn)/O塊如下所示，顯示了SDR和DDR(僅限AIBPlus)版本中的傳輸(TX)和接收(RX)塊。datadata_out(單倍速)TX塊(SDR)data_in[0] (單倍速)data_in[1] (單倍速)data_in[0] (單倍速)data_in[1] (單倍速) (單倍速)data_in (單倍速) (雙倍速)TX (單倍速)TX (雙倍速)TX塊(SDR)TX塊(SDR)圖5.SDR和DDR(僅限AIBPlus)TX和RX塊對比I/O方案旨在實(shí)現(xiàn)簡化，同時(shí)允許兩個(gè)主要安排。特定I/O將是TX或RX信號(hào)；沒有雙向信號(hào)(用于測試的環(huán)回選項(xiàng)除外)。配置通道時(shí)，一個(gè)通道可以具有所有TX、所有RX或一半TX/一半RX。一方面，這種方案為處理可能正在接受輸它將是從全TX版本到全RX版本的接口)。另一方面，如果小芯片通過其接收輸入(例如內(nèi)存)的同一接口返回結(jié)果，則可以使用平衡的TX/RX接口。全全圖6.通道可以包含全TX、全RX或半TX/半RX信號(hào)4AIB有兩個(gè)接口：一個(gè)通過微凸塊連接到附近小芯片中的相應(yīng)AIB接口，另一個(gè)連接到其自身小芯片中的MAC代碼。第一個(gè)接口由I/O、轉(zhuǎn)發(fā)時(shí)鐘以及初始化和校準(zhǔn)過程中使用的控制信號(hào)芯芯片/小芯片1控制控制芯片/小芯片2時(shí)鐘時(shí)鐘TXTX圖7.連接到另一個(gè)AIB接口的AIB接口包含TX、TX、時(shí)鐘和控制信號(hào)MAC接口由執(zhí)行與外部接口相同功能的信號(hào)組成，但這些信號(hào)的詳細(xì)信息和特定電子格式有所不同。例如，從MAC接收一個(gè)時(shí)鐘信號(hào)作為單端內(nèi)部信號(hào)，而相應(yīng)的時(shí)鐘信號(hào)將作為兩個(gè)SDR信號(hào)通過外部接口發(fā)送到相鄰的小芯片(即雙端時(shí)鐘)。第第2層AIB(PHY層)控制時(shí)鐘TX圖8.盡管格式不同，但AIB到MAC接口包含與AIB到AIB接口相似的信號(hào)到信號(hào)的偏移和抖動(dòng)也很重要。當(dāng)時(shí)鐘的兩個(gè)邊沿都用于數(shù)據(jù)傳輸(DDR)時(shí)，占空比也很關(guān)鍵。因此，AIB塊中已包含一些功能，尤其是支持雙倍數(shù)據(jù)速率的AIBPlus配置。轉(zhuǎn)發(fā)時(shí)鐘為確保在接收AIB塊中成功接收數(shù)據(jù)，用于傳輸數(shù)據(jù)的時(shí)鐘被轉(zhuǎn)發(fā)到接收端，后者可用于捕捉數(shù)據(jù)。該時(shí)鐘將進(jìn)入到MACAIBBaseAIBPlus此功能。雙雙端到單端接收發(fā)送圖9.兩種AIB配置都提供時(shí)鐘轉(zhuǎn)發(fā)，其中TX時(shí)鐘以雙端形式發(fā)送，以便針對正在傳輸?shù)臄?shù)據(jù)保持低偏移時(shí)鐘信號(hào)以雙端時(shí)鐘的形式轉(zhuǎn)發(fā)，同時(shí)發(fā)送真實(shí)版本和反相版本，以將其重新轉(zhuǎn)換回接收端的單端時(shí)鐘。這樣可以保持時(shí)鐘信號(hào)的質(zhì)量，因?yàn)樵谥匦陆M合雙端時(shí)鐘時(shí)，時(shí)鐘上的共模噪聲會(huì)消失。由于使用I/O單元發(fā)送時(shí)鐘的兩個(gè)版本以及數(shù)據(jù)，因接收域時(shí)鐘某些小芯片可能沒有自己的獨(dú)立時(shí)鐘源，而是傾向于利用與其相連的芯片或小芯片的時(shí)鐘。例如，內(nèi)存可能只是在訪問該內(nèi)還是以內(nèi)存/CPU為例，當(dāng)內(nèi)存接收數(shù)據(jù)時(shí)，例如要獲取數(shù)據(jù)的地址，轉(zhuǎn)發(fā)時(shí)鐘將使內(nèi)存與CPU芯片保持同步。但是，當(dāng)內(nèi)存發(fā)送回提取的數(shù)據(jù)時(shí)，它需要一個(gè)時(shí)鐘，并且轉(zhuǎn)發(fā)時(shí)鐘僅影因此，可以將CPU芯片時(shí)鐘(在本例中為從內(nèi)存中接收數(shù)據(jù)的時(shí)鐘)作為內(nèi)存的傳輸時(shí)鐘。該時(shí)鐘被稱為接收域時(shí)鐘，僅在看到使用接收域時(shí)鐘的TX單元。在本例中，該時(shí)鐘被發(fā)送到MAC。在MAC中，該時(shí)鐘將被返回并用于傳輸時(shí)鐘，然后將其轉(zhuǎn)發(fā)回接收端。在這種情況下，轉(zhuǎn)發(fā)時(shí)鐘實(shí)際上與原始接收時(shí)鐘相同，因此看上去效率很低。但該圖會(huì)讓人產(chǎn)生一些誤解，因?yàn)楦鞣N時(shí)鐘信號(hào)都不完全相同：它們的相位不同。通過獲取接收域時(shí)鐘并將其轉(zhuǎn)發(fā)回接收端，可以確保該時(shí)鐘與正在傳輸?shù)臄?shù)據(jù)之間的邊沿對齊。請注意，盡管MAC接收了接收域時(shí)鐘，但并不需要使用它傳輸數(shù)據(jù)；它可能有一個(gè)單獨(dú)的時(shí)鐘域用來傳輸數(shù)據(jù)。以下僅是一種可能的配置。接接收域時(shí)鐘雙端到單端轉(zhuǎn)發(fā)時(shí)鐘圖10.AIBPlus接口可以使用接收域時(shí)鐘進(jìn)行傳輸(然后將其轉(zhuǎn)發(fā)回接收域)6taTXdata_1Xclockfwd_clock/fwd_clockfwd_clock/fwd_clockfwd_taTXdata_1Xclockfwd_clock/fwd_clockfwd_clock/fwd_clockfwd_clock/fwd_clockAIBPlus輸入I/OI/OI/O對于DDR數(shù)據(jù)交換，根據(jù)規(guī)范，用于時(shí)鐘的占空比變化幅度不能超過3%，因?yàn)閮蓚€(gè)邊沿均用于數(shù)據(jù)計(jì)時(shí)。在沒有幫助的情況下，1Ghz(意味著2Gbps數(shù)據(jù))是一個(gè)極為嚴(yán)格的規(guī)范。因此，AIBPlus指定占空比校正(DCC)模塊。從技術(shù)上來說，校正塊不是必須的，但是實(shí)際使用中極有可能需要它。前向時(shí)鐘相位調(diào)整DDR連接的接收端，前向時(shí)鐘可能在發(fā)送和接收小芯片之間增加額外的偏差。在這樣的速率下，微小的相移可能引發(fā)問題，因此需要為AIBPlus指定延遲鎖相環(huán)(DLL)。這也是可選的，但是極有可能需要它來確保在系統(tǒng)在所有情況下都圖11.占空比校正電路幫助滿足AIBPlus接口上DDR數(shù)據(jù)交換的嚴(yán)格占空比規(guī)范AIBI/O圖12.延遲鎖相環(huán)可幫助糾正任何鎖相失真，后者會(huì)限制AIBPlus接口上的運(yùn)行速度在雙倍數(shù)據(jù)速率下，通過AIB接口輸出數(shù)據(jù)的ASIC或FPGA難以滿足數(shù)據(jù)路徑時(shí)序的要求。AIBPlus實(shí)施具有對I/O模塊之前的模塊進(jìn)行重定時(shí)的選項(xiàng)。您可以靈活定義重定時(shí)的工作方式。可以簡單地使用一個(gè)或兩個(gè)寄存器分解數(shù)據(jù)路徑，以便更輕松地在完即使芯片將相同的參考時(shí)鐘用于內(nèi)核和I/O，這些時(shí)鐘的相位差也可能差異巨大或未知。相位補(bǔ)償FIFO確保正確的跨時(shí)鐘-相位域。一般來說，AIB并不指定重定時(shí)的具體方式，但很可能需要至少一個(gè)重定時(shí)觸發(fā)器。dataAIBPlus輸出AIBI/OAIBAIBI/O圖13.可選的AIBPlus重定時(shí)塊可幫助簡化ASIC或FPGA時(shí)序收斂AIB主端口AIB主端口Chiplet1Chiplet2Chiplet1AIB雙模 (作為主端口)AIB雙模 (作為主端口)AIB主端口AIB雙模AIB主端口AIB主端口Chiplet1Chiplet2Chiplet1AIB雙模 (作為主端口)AIB雙模 (作為主端口)AIB主端口AIB雙模 (作為從端口)AIB雙模 (作為從端口)AIBChiplet2AIB的設(shè)計(jì)簡化了與小芯片的連接。通道內(nèi)的信號(hào)在凸塊行中消除。凸塊行的數(shù)量保持最低，此外，必須滿足線路長度和路由的要求。將AIB信號(hào)分配給微凸塊影響了該平衡。凸塊分配也進(jìn)行了調(diào)整，使凸塊之間的線路在長度上大致相等，最大限度減少中介層圖14.55微米微凸塊被交錯(cuò)安排在每一行中。凸塊被分配以確保線路長度較短且相同這也規(guī)定了如何使用芯片或小芯片端AIB接口的最小海岸線。當(dāng)然，產(chǎn)生的總海岸線將取決于每通道的信號(hào)數(shù)量和一列中的通道圖15.AIB連接可以通過中介層上的線路實(shí)現(xiàn)，也可以使用英特爾EMIB橋接等橋接技術(shù)實(shí)現(xiàn)，如圖所示在正常AIB操作期間，接口兩端沒有差別。但是在啟動(dòng)期間，兩端中的一端需要控制并跟蹤初始化和校準(zhǔn)序列。只有在啟動(dòng)階作從端口。無論接口是主端口還是從端口，都將記錄在芯片或小芯片數(shù)據(jù)表中。主端口必從端口必須連接主端口。ChipletChiplet3圖16.AIB主端口必須連接AIB從端口；AIB從端口必須連接AIB主端口在某些實(shí)例中，您可能需要一定的靈活性，以便將接口的一端用作主端口或從端口。這種接口被稱作雙模接口，如果連接主端口，可以將其配置為從端口；如果連接從端口，可以將其配圖17.AIB雙模接口可以用作主端口或從端口，但是仍需配置，以便將主端口連接從端口或?qū)亩丝谶B接主端口8雖然每列的所有通道都是相同的，但為了方便起見，通道都進(jìn)行了編號(hào)。這些編號(hào)對AIB來說沒有任何意義，而且所有通道都可以用于任何用途。不過在某些情況下，如果通道在OSI堆棧中以較高的級(jí)別連接，那么對于特定應(yīng)用來說，不同的通道之間有著順序和重要性之分。根據(jù)小芯片的排列方向，通道可以反向連接。換句話說，如果有12條通道，那么在某些情況下，一側(cè)的通道0可以連接另一側(cè)的通道0，而在另一些情況下，通道0可能連接通道11。大多數(shù)情況下，通道0和通道那么在通道順序非常重要的情況下，MAC中可能需要反向連接AIB連接可能涉及多達(dá)3840個(gè)I/O，在中介層中以軌跡的形式但線路眾多，也存在單個(gè)故障毀掉整個(gè)組裝的風(fēng)險(xiǎn)。99.9%的線路成品率仍然可能是0%的模塊成品率。為提高模塊成品率，AIB支持兩種類型的冗余。I/O參與的主動(dòng)冗余。如果發(fā)現(xiàn)連接錯(cuò)誤，所有前往接口中心的信號(hào)將轉(zhuǎn)移至相鄰微凸塊，利用中間的兩個(gè)空閑信號(hào)。這種單線路故障可以未轉(zhuǎn)移空未轉(zhuǎn)移號(hào)故障轉(zhuǎn)移位置圖18.如果連接AIB信號(hào)微凸塊的線路出現(xiàn)故障，I/O可轉(zhuǎn)而使用相鄰線路，利用空閑凸塊來確保良品率測試時(shí)可以激活這種冗余，在模塊中保存轉(zhuǎn)移位置，系統(tǒng)上電置。兩個(gè)信號(hào)會(huì)在最早的上電階段—使用主動(dòng)冗余之前被使用。對于這兩個(gè)信號(hào)，使用的是被動(dòng)冗余。這相當(dāng)于每個(gè)信號(hào)會(huì)使用兩個(gè)凸塊，如果其中一個(gè)連接失敗，另一個(gè)連接可保持完整。AIB指標(biāo)指標(biāo)AIBGEN1 10設(shè)備)寬/線路線路/通道FPGA用規(guī)格和技術(shù)能力40160英特爾FPGA使用(取決于中介層/橋接技術(shù))帶寬/芯片邊緣長度(毫米)FPGA用規(guī)格和技術(shù)能力55微米帶寬/芯片邊緣長度(毫米)FPGA用規(guī)格和技術(shù)能力2561,0240.9-0.7V/位0.85皮焦耳表2.AIB指標(biāo)所顯示的性能數(shù)據(jù)是采用英特爾技術(shù)優(yōu)化后的結(jié)果。性能會(huì)因AIB與SERDES延遲對比AIB的延遲相比典型串行器/解串器(SERDES)大幅降低。JESD204C實(shí)施要求進(jìn)行傳輸層映射、64B/66B編碼/解碼，以及串行/解串，因此數(shù)字延遲較長。SERDES模擬延遲較長，主要因?yàn)樾枰趩味撕筒罘珠g轉(zhuǎn)換，以及進(jìn)行時(shí)鐘數(shù)據(jù)恢復(fù)。JESD204AIB最大鏈路速率322Gbps總數(shù)字延遲TX17.530.75模擬延遲TX21CB0.060.06模擬延遲RX21總數(shù)字延遲RX20.620.75遲42.213.56表3.JESD204CSERDES與AIB延遲對比。資料來源：英特爾內(nèi)部分析AIB未來發(fā)展趨勢直接射頻采樣模數(shù)轉(zhuǎn)換器(ADC)/數(shù)模轉(zhuǎn)換器等超高帶寬應(yīng)用將繼續(xù)推動(dòng)AIB提高帶寬、減少占用空間和降低能耗。借助精心的I/O設(shè)計(jì)，數(shù)據(jù)速率將實(shí)現(xiàn)翻番，達(dá)到4Gbps。隨著高密度封裝技術(shù)的不斷改進(jìn)，行業(yè)標(biāo)準(zhǔn)的微間距將大幅縮小，目前是55微米，未來可能縮小至1微米。為了將每位能耗降