第9章半導(dǎo)體存儲(chǔ)器

半導(dǎo)體存儲(chǔ)器（簡(jiǎn)稱(chēng)存儲(chǔ)器）是存儲(chǔ)大量二進(jìn)制數(shù)據(jù)的邏輯部件。它是數(shù)字系統(tǒng)，特別是計(jì)算機(jī)，不可缺少的組成部分。存儲(chǔ)器的容量越大，計(jì)算機(jī)的處理能力越強(qiáng)，工作速度越快。因此，存儲(chǔ)器采用先進(jìn)的大規(guī)模集成電路技術(shù)制造，盡可能地提高存儲(chǔ)器的容量。back本章介紹常用的半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)、工作原理和使用方法。9.1半導(dǎo)體存儲(chǔ)器基礎(chǔ)9.2隨機(jī)存取存儲(chǔ)器（RAM）9.3只讀存儲(chǔ)器（ROM）9.4閃存（FlashMemories）9.5存儲(chǔ)器容量的擴(kuò)展back9.1半導(dǎo)體存儲(chǔ)器基礎(chǔ)9.1.1半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)框圖存儲(chǔ)器由尋址電路、存儲(chǔ)陣列和讀寫(xiě)電路組成。圖9.1.1半導(dǎo)體存儲(chǔ)器結(jié)構(gòu)框圖尋址電路存儲(chǔ)陣列讀寫(xiě)電路A0...An-1D0...Dm-1字線位線CSR/W

存儲(chǔ)1或0的電路稱(chēng)為存儲(chǔ)單元，存儲(chǔ)單元的集合形成存儲(chǔ)陣列（通常按行列排成方陣）。back

二進(jìn)制數(shù)據(jù)以信息單位（簡(jiǎn)稱(chēng)為字）存儲(chǔ)在存儲(chǔ)陣列中。最小的信息單位是1位（Bit），8位二進(jìn)制信息稱(chēng)為1個(gè)字節(jié)(Byte)，4位二進(jìn)制信息則稱(chēng)為1個(gè)半字節(jié)(Nibble)。

為便于對(duì)每個(gè)信息單位（字）進(jìn)行必要的操作，存儲(chǔ)陣列按字組織成直觀的存儲(chǔ)結(jié)構(gòu)圖。back例如，圖9.1.2是一個(gè)64位存儲(chǔ)陣列分別按8位、4位和1位字組織的存儲(chǔ)結(jié)構(gòu)圖和存儲(chǔ)的示例數(shù)據(jù)。每個(gè)存儲(chǔ)單元的位置由行序號(hào)和列序號(hào)唯一確定。每個(gè)字的位置（行序號(hào)）稱(chēng)為它的地址，用二進(jìn)制碼表示（An-1…A1A0）；列序號(hào)表示二進(jìn)制位在每個(gè)字中的位置。例如，按4位組織的、地址為14的字存儲(chǔ)單元的信息是1110。

圖9.1.264位存儲(chǔ)陣列分別按8位、4位和1位字組織的存儲(chǔ)結(jié)構(gòu)圖

7

6

5

4

3

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1

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2

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·

·

·

·

·

·

62

0

63

1

8字╳8位

16字╳4位

64字╳1位

back存儲(chǔ)單元的總數(shù)定義為存儲(chǔ)器的容量，它等于存儲(chǔ)器的字?jǐn)?shù)和每字位數(shù)之積。例如，10位地址碼，每字8位，則存儲(chǔ)容量為210Bytes=1024Bytes=1kB=8kbits。計(jì)算機(jī)存儲(chǔ)器的容量通常是512MB(1MB=220B)或１GB(=230B)。back寫(xiě)操作（亦稱(chēng)為存數(shù)操作）：輸入地址碼An-1…A1A0，尋址電路將地址轉(zhuǎn)換成字線上的有效電平選中字存儲(chǔ)單元。在片選信號(hào)CS有效（通常是低電平）和讀寫(xiě)信號(hào)為低電平時(shí)，讀寫(xiě)電路通過(guò)存儲(chǔ)陣列的位線將數(shù)據(jù)總線上的m位數(shù)據(jù)Ｄｍ-1…Ｄ1Ｄ0寫(xiě)入選中的字存儲(chǔ)單元中保存（設(shè)存儲(chǔ)陣列按每字m位組織）。讀操作（亦稱(chēng)為取數(shù)操作）：輸入地址碼An-1…A1A0，尋址電路將地址碼轉(zhuǎn)換成字線上的有效電平選中字存儲(chǔ)單元。在片選信號(hào)CS有效（通常是低電平）和讀寫(xiě)信號(hào)為高電平時(shí)，讀寫(xiě)電路通過(guò)存儲(chǔ)陣列的位線，將選中的字存儲(chǔ)單元的m位數(shù)據(jù)輸出到數(shù)據(jù)總線上Ｄｍ-1…Ｄ1Ｄ0（設(shè)存儲(chǔ)陣列按每字m位組織）。存儲(chǔ)器具有2種基本的操作：寫(xiě)操作和讀操作。back

在復(fù)雜的數(shù)字系統(tǒng)（例如數(shù)字計(jì)算機(jī)）中，多個(gè)功能電路間利用一組公共的信號(hào)線（導(dǎo)線或其他傳導(dǎo)介質(zhì)）實(shí)現(xiàn)互連，并分時(shí)傳輸信息，這樣的一組信號(hào)線稱(chēng)為總線。

對(duì)于存儲(chǔ)器，

數(shù)據(jù)總線Ｄｍ-1…Ｄ1Ｄ0是雙向總線（輸入/輸出，常用表示I/Oｍ-1，…，I/O1，I/O0），而

地址總線An-1…A1A0和控制總線（CS，）則是單向總線（輸入）。

back9.1.2半導(dǎo)體存儲(chǔ)器的分類(lèi)按功能，存儲(chǔ)器分為只讀存儲(chǔ)器、隨機(jī)讀寫(xiě)存儲(chǔ)器（或稱(chēng)為存取存儲(chǔ)器）和閃存。back隨機(jī)讀寫(xiě)存儲(chǔ)器(RAM)的寫(xiě)操作時(shí)間和讀操作時(shí)間相當(dāng)（都是納秒級(jí)），工作時(shí)能夠隨時(shí)快速地讀出或?qū)懭霐?shù)據(jù)。即工作時(shí)讀寫(xiě)存儲(chǔ)器具有存入和取出數(shù)據(jù)2種功能。工作時(shí)只能快速地讀取已存儲(chǔ)的數(shù)據(jù)、而不能快速地隨時(shí)寫(xiě)入新數(shù)據(jù)的存儲(chǔ)器稱(chēng)為只讀存儲(chǔ)器（ROM—ReadOnlyMemory）。即只讀存儲(chǔ)器的寫(xiě)操作時(shí)間(毫秒級(jí))遠(yuǎn)比讀操作時(shí)間（納秒級(jí)）長(zhǎng)，數(shù)據(jù)必須在工作前寫(xiě)入存儲(chǔ)器，上電工作后只能從存儲(chǔ)器中讀出數(shù)據(jù)，才不影響數(shù)字系統(tǒng)的工作速度。閃存（FlashMemory）工作時(shí)可以進(jìn)行讀或?qū)懖僮鳎W存的每個(gè)存儲(chǔ)單元寫(xiě)操作時(shí)間長(zhǎng)，不能隨機(jī)寫(xiě)入數(shù)據(jù)，適合對(duì)眾多存儲(chǔ)單元批量地寫(xiě)入數(shù)據(jù)。back按尋址方式，存儲(chǔ)器分為順序?qū)ぶ反鎯?chǔ)器和隨機(jī)尋址存儲(chǔ)器。

順序?qū)ぶ反鎯?chǔ)器是按地址順序存入或讀出數(shù)據(jù)，有先進(jìn)先出（FIFO—FirstInFirstOut）和先進(jìn)后出（FILO--FirstInLastOut）2種順序?qū)ぶ反鎯?chǔ)器。

隨機(jī)尋址存儲(chǔ)器:可以隨時(shí)從任何一個(gè)指定地址寫(xiě)入或讀出數(shù)據(jù)的存儲(chǔ)器。隨機(jī)尋址存儲(chǔ)器的尋址電路通常采用1個(gè)或2個(gè)譯碼器（back采用隨機(jī)尋址方式的隨機(jī)讀寫(xiě)存儲(chǔ)器稱(chēng)為隨機(jī)存取存儲(chǔ)器（RAM—RandomAccessMemory）。只讀存儲(chǔ)器（ROM）和閃存也采用隨機(jī)尋址方式。存儲(chǔ)器還可分為易失型存儲(chǔ)器和非易失型存儲(chǔ)器。如果掉電（停電）后數(shù)據(jù)丟失，則是易失型存儲(chǔ)器；否則，是非易失型存儲(chǔ)器。RAM是易失型存儲(chǔ)器，而ROM和閃存是非易失型存儲(chǔ)器。back部分存儲(chǔ)器的尋址方式和功能歸納如表9.1.1。存儲(chǔ)器功能尋址方式掉電后說(shuō)明隨機(jī)存取存儲(chǔ)器（RAM）讀、寫(xiě)隨機(jī)尋址數(shù)據(jù)丟失只讀存儲(chǔ)器（ROM）讀隨機(jī)尋址數(shù)據(jù)不丟失工作前寫(xiě)入數(shù)據(jù)閃存（FlashMemory）讀、寫(xiě)隨機(jī)尋址數(shù)據(jù)不丟失先進(jìn)先出存儲(chǔ)器（FIFO）讀、寫(xiě)順序?qū)ぶ窋?shù)據(jù)丟失先進(jìn)后出存儲(chǔ)器（FILO）讀、寫(xiě)順序?qū)ぶ窋?shù)據(jù)丟失back9.2隨機(jī)存取存儲(chǔ)器（RAM）

存儲(chǔ)單元是存儲(chǔ)器的核心。根據(jù)存儲(chǔ)單元記憶0或1的原理，隨機(jī)存取存儲(chǔ)器分為靜態(tài)隨機(jī)存儲(chǔ)器（SRAM—StaticRAM）和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM—DynamicRAM)。按所用元件的不同，分雙極型和MOS型兩種。鑒于MOS電路具有功耗低、集成度高的優(yōu)點(diǎn)，目前大容量的存儲(chǔ)器都是MOS型存儲(chǔ)器。back9.2.1靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）1.SRAM的靜態(tài)存儲(chǔ)單元SRAM的存儲(chǔ)單元是用基本RS觸發(fā)器記憶0或1的靜態(tài)存儲(chǔ)單元。圖9.2.1是六管CMOS靜態(tài)存儲(chǔ)單元和讀寫(xiě)電路。backT1～T4構(gòu)成CMOS基本RS觸發(fā)器，存儲(chǔ)0或1。

T5和T6是行字線Xi

開(kāi)關(guān)管導(dǎo)通時(shí)傳遞0或1，截止時(shí)為高阻態(tài)。

T7和T8則是列字線Yjback圖9.2.1六管CMOS靜態(tài)存儲(chǔ)單元和讀寫(xiě)電路CSVDDDk&&R/WXiYjBjBjT1T2T3T4T5T6T7T8存儲(chǔ)單元G1G2G3QQ位線讀寫(xiě)電路DGSBD、S可互換G圖9.2.1六管CMOS靜態(tài)存儲(chǔ)單元和讀寫(xiě)電路CSVDDDk&&R/WXiYjBjBjT1T2T3T4T5T6T7T8存儲(chǔ)單元G1G2G3QQ位線讀寫(xiě)電路DGSBD、S可互換G當(dāng)Xi=Yj=1時(shí)，T5～T8導(dǎo)通，將基本RS觸發(fā)器與讀/寫(xiě)電路相連。如果CS=0、，則三態(tài)門(mén)緩沖器G1和G2為高阻態(tài)，而G3為工作態(tài)?；綬S觸發(fā)器的狀態(tài)輸出到數(shù)據(jù)總線上，實(shí)現(xiàn)讀操作。

如果CS=0、，則三態(tài)門(mén)緩沖器G1和G2為工作態(tài)，而G3為高阻態(tài)。輸入電路強(qiáng)制基本RS觸發(fā)器的狀態(tài)與輸入數(shù)據(jù)Dk一致，即Q=Dk，實(shí)現(xiàn)寫(xiě)操作。

當(dāng)CS=1時(shí)，三態(tài)門(mén)緩沖器G1、G2和G3為高阻態(tài)，數(shù)據(jù)總線Dk為高阻態(tài)?；綬S觸發(fā)器既不能輸出，也不能接受數(shù)據(jù)。back當(dāng)Xi=0時(shí)，T5和T6截止，基本RS觸發(fā)器不能與讀/寫(xiě)電路相連，其狀態(tài)保持不變，存儲(chǔ)單元未被選中。本單元不影響同列的其他存儲(chǔ)單元與位線交換數(shù)據(jù)。

當(dāng)Yj=0時(shí)，T7和T8截止，基本RS觸發(fā)器同樣不能與讀/寫(xiě)電路相連，其狀態(tài)保持不變，存儲(chǔ)單元同樣未被選中。顯然，當(dāng)?shù)綦姇r(shí)基本RS觸發(fā)器的數(shù)據(jù)丟失，所以，SRAM是揮發(fā)型存儲(chǔ)器。back圖9.2.1六管CMOS靜態(tài)存儲(chǔ)單元和讀寫(xiě)電路CSVDDDk&&R/WXiYjBjBjT1T2T3T4T5T6T7T8存儲(chǔ)單元G1G2G3QQ位線讀寫(xiě)電路DGSBD、S可互換G2.基本SRAM的結(jié)構(gòu)圖9.2.2雙地址譯碼器RAM的結(jié)構(gòu)框圖（256字╳2位）行地址譯碼器列地址譯碼器A0A1A2A3A4A5A6A7X0X1X31Y0Y1…...D0CS行字線位線D1列字線Y7存儲(chǔ)單元讀寫(xiě)電路讀寫(xiě)電路R/W存儲(chǔ)陣列雙地址譯碼:選中存儲(chǔ)單元需要行字線Xi和列字線Yj同時(shí)為高電平。backMCM6264：MOTOROLA公司生產(chǎn)的靜態(tài)隨機(jī)存取存儲(chǔ)器。

OE：輸出使能，低電平有效；

CS：片選信號(hào)為，低電平有效。

存儲(chǔ)容量：8kB=8k×8bit=65536bit說(shuō)明：Z-高阻態(tài)，O-數(shù)據(jù)輸出，I-數(shù)據(jù)輸入back3.SRAM的操作定時(shí)為了保證存儲(chǔ)器準(zhǔn)確無(wú)誤地工作，作用到存儲(chǔ)器的地址、數(shù)據(jù)和控制信號(hào)必須遵守一定的時(shí)間順序，即操作定時(shí)。

A12…A1A0

數(shù)據(jù)有效

tAQ

tOEQ

tCSQ

D7…D1D0

21EECS+=

OE

地址有效

tRC

圖9.2.4SRAM的讀周期

(1)讀周期讀操作要求指定字存儲(chǔ)單元的地址、片選信號(hào)和輸出使能有效，讀寫(xiě)信號(hào)為高電平（信號(hào)作用順序是:1)指定字存儲(chǔ)單元的地址有效；2)片選信號(hào)和輸出使能有效，即由高變低；3)經(jīng)過(guò)一定時(shí)間后，指定字存儲(chǔ)單元的數(shù)據(jù)輸出到數(shù)據(jù)總線上。

back(2)寫(xiě)周期寫(xiě)操作要求指定字存儲(chǔ)單元的地址、片選信號(hào)和讀寫(xiě)信號(hào)

有效。信號(hào)間的定時(shí)關(guān)系如圖9.2.5所示:1)指定字存儲(chǔ)單元的地址有效；2)片選信號(hào)有效，即由高變低；3)待寫(xiě)入的數(shù)據(jù)有效；4)讀寫(xiě)信號(hào)有效，即由高變低；在數(shù)據(jù)寫(xiě)入到指定的字存儲(chǔ)單元。

期間，對(duì)于大多數(shù)的SRAM，讀周期和寫(xiě)周期相近，一般為幾十個(gè)納秒。back4.同步SRAM和異步SRAM解決的辦法是：SRAM與CPU共用系統(tǒng)時(shí)鐘，CPU在時(shí)鐘的有效沿前給出SRAM需要的地址、數(shù)據(jù)、片選、輸出使能和讀寫(xiě)信號(hào)，時(shí)鐘有效沿到則將它們存于SRAM的寄存器中；CPU不必等待，可以執(zhí)行其他指令，直到SRAM完成CPU要求的讀或?qū)懖僮?，通知CPU做相應(yīng)的處理。之后，CPU與SRAM又可以進(jìn)行下一次信息交換。

SRAM通常存儲(chǔ)中央處理器（CPU）需要的程序和數(shù)據(jù)。因?yàn)镾RAM的工作速度遠(yuǎn)低于CPU的速度，2者交換信息時(shí)CPU必須等待，使計(jì)算機(jī)達(dá)不到理想的工作速度。

具有信號(hào)同步寄存器的SRAM稱(chēng)為同步SRAM，否則，稱(chēng)為異步SRAM。同步SRAM可以幫助CPU高速執(zhí)行指令，即提高計(jì)算機(jī)的工作速度。back

同步SRAM框圖如圖9.2.6所示，同步SRAM的核心是異步SRAM(地址譯碼器和存儲(chǔ)陣列)；同步SRAM與器件外部連接的地址、數(shù)據(jù)、片選、輸出使能和讀寫(xiě)信號(hào)均在時(shí)鐘CP的上升沿鎖存于寄存器中，供SRAM完成讀或?qū)懖僮?。back為了加速CPU與SRAM的信息交流，同步SRAM通常具有地址爆發(fā)特征。即輸入一個(gè)地址碼，同步SRAM可以讀或?qū)懴噜彽亩鄠€(gè)地址單元。假設(shè)計(jì)數(shù)器實(shí)現(xiàn)2位二進(jìn)制加法計(jì)數(shù)，初態(tài)為00。在爆發(fā)控制（BurstControl）BC=1時(shí)，爆發(fā)邏輯電路的輸出如表9.2.2所示。因此，可獲得4個(gè)相鄰的地址碼，供SRAM進(jìn)行讀或?qū)懖僮鳌?/p>

計(jì)數(shù)器

Q1Q0

=1

=1

&

BC

CP

A0

A1

A’0

A’1

back圖9.2.7爆發(fā)邏輯電路9.2.2動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）1.DRAM的動(dòng)態(tài)MOS存儲(chǔ)單元NMOS管T和存儲(chǔ)電容CS組成動(dòng)態(tài)存儲(chǔ)單元。缺點(diǎn)是:電容不能長(zhǎng)期保持其電荷，必須定期（大約8～16個(gè)mS內(nèi)）補(bǔ)充電荷（稱(chēng)為刷新操作），比SRAM操作復(fù)雜。back單管動(dòng)態(tài)存儲(chǔ)單元的工作原理如下：（1）寫(xiě)操作當(dāng)Xi=1、Refreh=0和時(shí)，G1處于工作態(tài)、G2和G3處于高阻態(tài)，NMOS管T導(dǎo)通。如果Din=1，則存儲(chǔ)電容CS充電，獲得足夠的電荷，實(shí)現(xiàn)寫(xiě)1操作；如果Din=0，則存儲(chǔ)電容CS放電，電荷消失，實(shí)現(xiàn)寫(xiě)0操作。back（2）讀操作當(dāng)Xi=1、Refreh=1和時(shí)，G1處于高阻態(tài)、G2和G3處于工作態(tài)，NMOS管T導(dǎo)通。如果存儲(chǔ)電容CS有電荷，經(jīng)靈敏放大緩沖器G2輸出1（Dout=1），實(shí)現(xiàn)讀1操作；如果存儲(chǔ)電容CS沒(méi)有電荷，則位線電壓不變，靈敏放大緩沖器G2輸出0（Dout=0），實(shí)現(xiàn)讀0操作。back由于電容不能長(zhǎng)期保持電荷，所以必須對(duì)存儲(chǔ)電容定期刷新。如前所述，讀操作自動(dòng)刷新選定的存儲(chǔ)單元。但是，讀操作是隨機(jī)的，所以，在DRAM中，必須設(shè)置刷新定時(shí)電路，定時(shí)啟動(dòng)刷新周期。(3)刷新操作back2.基本DRAM的結(jié)構(gòu)存儲(chǔ)單元是圖9.2.8所示的單管動(dòng)態(tài)存儲(chǔ)單元，排列成1024行×1024列的存儲(chǔ)陣列。地址位數(shù)多，通常采用時(shí)分復(fù)用輸入地址.高10位地址碼A19…A10首先輸入到10條地址信號(hào)線上back3.基本DRAM的讀寫(xiě)周期從讀或?qū)懼芷陂_(kāi)始，RAS和CAS依次變低將行地址和列地址順序送入DRAM并譯碼。隨后，在讀周期中，，有效數(shù)據(jù)輸出到Dout；在寫(xiě)周期中，，輸入數(shù)據(jù)通過(guò)Din寫(xiě)入到指定單元中保存。back4.DRAM的類(lèi)型除前述的基本DRAM外，為了提高DRAM的訪問(wèn)速度，出現(xiàn)了快速頁(yè)模式DRAM(FPMDRAM—FastPageModeDRAM)、擴(kuò)展數(shù)據(jù)輸出DRAM(EDODRAM--ExtendedDataOutputDRAM)、爆發(fā)式擴(kuò)展數(shù)據(jù)輸出DRAM(BEDODRAM--BurstExtendedDataOutputDRAM)和同步DRAM(SDRAM--SynchronousDRAM)。back對(duì)于FPMDRAM，輸入一個(gè)行地址，其后可輸入多個(gè)列地址，它們和行地址分別組成全地址，選中字存儲(chǔ)單元并進(jìn)行讀或?qū)懖僮?。以讀操作為例，操作時(shí)序如圖9.2.11。注意，在FPMDRAM中，當(dāng)列地址選通信號(hào)CAS無(wú)效時(shí)，沒(méi)有輸出數(shù)據(jù)，見(jiàn)圖9.2.11的倒數(shù)第二行波形。擴(kuò)展數(shù)據(jù)輸出DRAM（EDODRAM）可以擴(kuò)展輸出數(shù)據(jù)的有效時(shí)間，直到CAS再次有效為止，如圖9.2.11的最后一行波形back9.3只讀存儲(chǔ)器（ROM）ROM最突出的特征是掉電后數(shù)據(jù)不丟失，用于存儲(chǔ)數(shù)字系統(tǒng)中固定不變的數(shù)據(jù)和程序.ROM分為掩模ROM(MaskROM)和可編程ROM（PROM--ProgrammableROM）。MaskROM的數(shù)據(jù)是制造過(guò)程中寫(xiě)入的，可永久保存，但使用者不能改寫(xiě)。PROM的數(shù)據(jù)則是由使用者通過(guò)編程工具寫(xiě)入的。ROM的尋址方式與RAM相同，采用隨機(jī)尋址，即用地址譯碼器選擇字存儲(chǔ)單元。ROM可以用雙極型或單極型（MOS）元件實(shí)現(xiàn)。back9.3.1掩模只讀存儲(chǔ)器(MaskROM)1．掩模只讀存儲(chǔ)器的存儲(chǔ)單元

圖（a），T的柵極與字線Xi相連。當(dāng)Xi=1、OE=0時(shí)，T導(dǎo)通，位線為低電平，G為工作態(tài)，DOUT=1，存儲(chǔ)單元記憶1。圖(b)中，T的柵極與字線Xi不相連。當(dāng)Xi=1、OE=0時(shí)，T不導(dǎo)通，位線為高電平，G為工作態(tài)，DOUT=0，存儲(chǔ)單元記憶0。掩模只讀存儲(chǔ)器的存儲(chǔ)單元用半導(dǎo)體元件的有或無(wú)表示1或0back101001102．掩模只讀存儲(chǔ)器的結(jié)構(gòu)圖中地址譯碼器輸出高電平有效。在存儲(chǔ)陣列中，字線與位線的交叉處是存儲(chǔ)單元，有元件為1，無(wú)元件為0存儲(chǔ)器的數(shù)據(jù)輸出變量是數(shù)據(jù)為1所對(duì)應(yīng)的地址變量組成的最小項(xiàng)的邏輯和back9.3.2可編程只讀存儲(chǔ)器（PROM）掩模ROM的存儲(chǔ)數(shù)據(jù)由制造商在生產(chǎn)過(guò)程中寫(xiě)入，對(duì)系統(tǒng)設(shè)計(jì)者開(kāi)發(fā)新產(chǎn)品很不方便。因此，出現(xiàn)了由用戶(hù)寫(xiě)入數(shù)據(jù)的可編程ROM（PROM）可編程ROM分為可改寫(xiě)一次的PROM（沿用PROM的名稱(chēng)）和可反復(fù)改寫(xiě)的EPROM(ErasableProgrammableROM)

用紫外光擦除的EPROM記為UVEPROM(UltravioletEPROM，常簡(jiǎn)記為EPROM)，用電方法擦除的EPROM記為EEPROM或E2PROM(ElectricalEPROM)back1．PROM的存儲(chǔ)單元PROM的存儲(chǔ)單元由一個(gè)NMOS管和一個(gè)熔絲組成。在編程過(guò)程中，編程器產(chǎn)生足夠大的電流注入欲寫(xiě)0單元，燒斷熔絲；寫(xiě)1單元?jiǎng)t不注入電流。正常工作時(shí)，熔絲不會(huì)被燒斷，因此，保留熔絲的單元存儲(chǔ)1，燒斷熔絲的單元存儲(chǔ)0。由于燒斷的熔絲不能修復(fù)，故PROM只能編程一次。

back有元件為1，無(wú)元件為02．UVEPROM的存儲(chǔ)單元可多次編程的EPROM必須采用可修復(fù)的元件。UVEPROM使用的可修復(fù)的元件是有兩個(gè)柵極的疊柵雪崩注入MOS管(SIMOS）。浮柵上未注入負(fù)電荷前，SIMOS管的開(kāi)啟電壓低，正常的柵源電壓可使SIMOS管導(dǎo)通。在浮柵上注入足夠的負(fù)電荷后，開(kāi)啟電壓增加，正常的柵源電壓則不能使SIMOS管導(dǎo)通。back控制柵極

浮柵上無(wú)電荷時(shí)，字線高電平使SIMOS導(dǎo)通，等效為存儲(chǔ)單元有元件，存儲(chǔ)1；

浮柵上有負(fù)電荷時(shí)，字線高電平不能使SIMOS導(dǎo)通，等效為存儲(chǔ)單元無(wú)元件，存儲(chǔ)0。因此，SIMOS管是用浮柵上是否有負(fù)電荷來(lái)存儲(chǔ)二值數(shù)據(jù)的。

UVEPROM出廠時(shí)浮柵上無(wú)電荷。為了在浮柵上注入電荷，控制柵極和漏極對(duì)源極同時(shí)作用比正常電源電壓高許多的電壓.UVEPROM的封裝頂部有一個(gè)石英窗，紫外光可直接照射到SIMOS管上，照射15到20分鐘后，浮柵上的電子獲得足夠的能量，穿過(guò)SiO2回到襯底中。back3．E2PROM的存儲(chǔ)單元E2PROM也是利用浮柵上是否有負(fù)電荷來(lái)存儲(chǔ)二值數(shù)據(jù)的，與SIMOS管的區(qū)別是，隧道MOS管的漏區(qū)與浮柵之間有一個(gè)極薄的SiO2交疊區(qū)，厚度約80（埃）當(dāng)控制柵加足夠大的電壓時(shí)，交疊區(qū)產(chǎn)生很強(qiáng)的電場(chǎng)，電子穿過(guò)交疊區(qū)到達(dá)浮柵（注入電子），這種現(xiàn)象稱(chēng)為隧道效應(yīng)。隧道效應(yīng)是雙向的，即漏柵間加前述相反的電壓，則電子離開(kāi)浮柵（擦除電子）。隧道MOS管的電子注入和擦除是在漏極與控制柵極之間利用隧道機(jī)理進(jìn)行的，這個(gè)特點(diǎn)和存儲(chǔ)單元的結(jié)構(gòu)決定了E2PROM只能以字為單位改寫(xiě)數(shù)據(jù)。

back隧道9.4閃存（FlashMemories）閃存的結(jié)構(gòu)和ROM相同，結(jié)構(gòu)也和ROM相同。9.4.1閃存的存儲(chǔ)單元

閃存MOS管的結(jié)構(gòu)與SIMOS相似，但有2點(diǎn)不同，一是浮柵與襯底間的SiO2厚度不同，SIMOS厚（30～40nm）,閃存MOS管?。?0～15nm）；二是閃存MOS管的源極和漏極的N+區(qū)不對(duì)稱(chēng)，漏區(qū)小，源區(qū)大；浮柵與源區(qū)交疊，形成比EEPROM的隧道MOS管更小的隧道區(qū)。因此，閃存的擦除和注入電壓??；由于存儲(chǔ)陣列的閃存MOS管的源極全部連接在一起，利用隧道效應(yīng)，可以實(shí)現(xiàn)眾多存儲(chǔ)單元的批量擦除。

back隧道9.4.2閃存的特點(diǎn)和應(yīng)用理想的存儲(chǔ)器具有大容量、非易失、在系統(tǒng)讀寫(xiě)能力、較高的操作速度和低成本等特點(diǎn)。ROM、PROM、UVEPROM、EEPROM、SRAM和DRAM，在前述的某些方面各具有一定優(yōu)勢(shì)，只有閃存綜合具有理想存儲(chǔ)器的特點(diǎn)，只是在寫(xiě)入速度方面比SRAM和DRAM差。*寫(xiě)入速度是與SRAM比較的。存儲(chǔ)器

非易失

高密度

單管存儲(chǔ)單元

在系統(tǒng)寫(xiě)入

寫(xiě)速度*

閃存

YES

YES

YES

YES

較快

SRAM

NO

NO

NO

YES

最