第五章組合邏輯電路第一節(jié)組合電路的分析和設(shè)計(jì)其次節(jié)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第四節(jié)組合邏輯電路模塊及其應(yīng)用小結(jié)相關(guān)學(xué)問(wèn)回顧：邏輯運(yùn)算邏輯門與或非異或同或非門與門或門與非門或非門異或門同或門本章任務(wù)：1.組合邏輯電路的分析與設(shè)計(jì)2.常用組合邏輯模塊的運(yùn)用由邏輯門組成第五章組合邏輯電路(2)學(xué)習(xí)常用中規(guī)模集成模塊(3)了解電路中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象本章重點(diǎn)(1)駕馭分析和設(shè)計(jì)組合電路的基本方法加法器比較器譯碼器編碼器選擇器安排器本章基本內(nèi)容(1)電路分析與設(shè)計(jì)經(jīng)典的方法(2)常用組合邏輯模塊的敏捷應(yīng)用組合電路的分析組合電路的設(shè)計(jì)第一節(jié)組合電路的分析和設(shè)計(jì)組合電路一、組合電路輸入：邏輯關(guān)系：Fi=fi(X1、X2、…、Xn)i=(1、2、…、m)特點(diǎn)：電路由邏輯門構(gòu)成；不含記憶元件；輸出無(wú)反饋到輸入的回路；輸出與電路原來(lái)狀態(tài)無(wú)關(guān)。輸出：X1、X2、…、XnF1、F2、…、FmX1X2Xn…組合網(wǎng)絡(luò)組合電路方框圖F1F2Fm…二、組合電路的分析分析已知邏輯電路功能步驟：輸出函數(shù)表達(dá)式描述電路功能已知組合電路簡(jiǎn)化函數(shù)真值表ABCF00000010010001111000101111011111真值表因此該電路為少數(shù)聽(tīng)從多數(shù)電路，稱表決電路。解：（1）由電路圖得邏輯表達(dá)式（2）由邏輯表達(dá)式得真值表（3）功能分析：多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出F為0。例1：試分析右圖所示邏輯電路的功能。&&&&ABCF解：（1）由電路圖得表達(dá)式（2）列出真值表例2：試分析下圖所示邏輯電路的功能。=1G2B2=1G1B1=1G0B0G3B3自然二進(jìn)制碼格雷碼B3B2B1B0

G3G2G1G00000 0000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000（2）列出真值表（1）由電路圖得表達(dá)式本電路是自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路。（3）分析功能留意：利用此式時(shí)對(duì)碼位序號(hào)大于（n-1）的位應(yīng)按0處理，如本例碼位的最大序號(hào)i=3，故B4應(yīng)為0，才能得到正確的結(jié)果。推廣到一般，將n位自然二進(jìn)制碼轉(zhuǎn)換成n位格雷碼：Gi=Bi⊕Bi+1（i=0、1、2、…、n-1）自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換三、組合電路的設(shè)計(jì)步驟：依據(jù)要求設(shè)計(jì)出實(shí)際邏輯電路形式變換依據(jù)設(shè)計(jì)所用芯片要求選擇所需門電路依據(jù)設(shè)計(jì)要求分析題意，將設(shè)計(jì)要求轉(zhuǎn)化為邏輯關(guān)系，這一步為設(shè)計(jì)組合邏輯電路的關(guān)鍵確定輸入、輸出、列出真值表寫出表達(dá)式并簡(jiǎn)化畫邏輯電路圖例3：半加器的設(shè)計(jì)（1）半加器真值表（2）輸出函數(shù)（3）邏輯圖輸入輸出被加數(shù)A加數(shù)B和S進(jìn)位C0000011010101101（4）邏輯符號(hào)&ABC=1S∑COSCAB半加器邏輯符號(hào)由表達(dá)式知，若無(wú)特殊要求，用一個(gè)異或門和一個(gè)與門即可實(shí)現(xiàn)半加器電路。電路圖為：分析：半加器是將兩個(gè)一位二進(jìn)制數(shù)相加求和及向高位進(jìn)位的電路。因此，有兩個(gè)輸入（加數(shù)與被加數(shù)）及兩個(gè)輸出（和與進(jìn)位）。設(shè)被加數(shù)和加數(shù)分別為A和B，和與進(jìn)位分別為S、C，真值表為：全加器是實(shí)現(xiàn)例4：全加器的設(shè)計(jì)。學(xué)生自己完成邏輯電路全加器邏輯符號(hào)全加器真值表輸入輸出

Ai

Bi

Ci

Si

Ci+10000000110010100110110010101011100111111一位二進(jìn)制數(shù)一位二進(jìn)制數(shù)低位來(lái)的進(jìn)位相加和高位進(jìn)位∑COSiCi+1CiBiCIAi≥1AFf1f2&&B&CC(a)邏輯圖(b)波形圖ABCCttttttttpgtpdf1f2F其次節(jié)組合電路中的競(jìng)爭(zhēng)與冒險(xiǎn)一、冒險(xiǎn)與競(jìng)爭(zhēng)競(jìng)爭(zhēng)：冒險(xiǎn)：在組合電路中，信號(hào)經(jīng)由不同的途徑達(dá)到某一會(huì)合點(diǎn)的時(shí)間有先有后。由于競(jìng)爭(zhēng)而引起電路輸動(dòng)身生瞬間錯(cuò)誤現(xiàn)象。表現(xiàn)為輸出端出現(xiàn)了原設(shè)計(jì)中沒(méi)有的窄脈沖，常稱其為毛刺。二、競(jìng)爭(zhēng)與冒險(xiǎn)的推斷代數(shù)法：或的形式時(shí)，A變量的變更可能引起險(xiǎn)象?？ㄖZ圖法：如函數(shù)卡諾圖上為簡(jiǎn)化作的圈相切，且相切處又無(wú)其他圈包含，則可能有險(xiǎn)象。如圖所示電路的卡諾圖兩圈相切，故有險(xiǎn)象?！?AFf1f2&&B&CCABC000111100100111100兩圈相切有險(xiǎn)象三、冒險(xiǎn)現(xiàn)象的消退1.增加冗余項(xiàng)如圖所示卡諾圖，只要在兩圈相切處增加一個(gè)圈（冗余），就能消退冒險(xiǎn)。增加冗余項(xiàng)可以解決每次只有單個(gè)輸入信號(hào)發(fā)生變更時(shí)電路的冒險(xiǎn)問(wèn)題，卻不能解決多個(gè)輸入信號(hào)同時(shí)發(fā)生變更時(shí)的冒險(xiǎn)現(xiàn)象，適用范圍有限。ABC000111100100111100增加冗余圈克服險(xiǎn)象ABC000111100100111100兩圈相切有險(xiǎn)象三、冒險(xiǎn)現(xiàn)象的消退２.增加選通信號(hào)在可能產(chǎn)生冒險(xiǎn)的門電路的輸入端增加一個(gè)選通脈沖。當(dāng)輸入信號(hào)變換完成，進(jìn)入穩(wěn)態(tài)后，才啟動(dòng)選通脈沖，將門打開(kāi)。這樣，輸出就不會(huì)出現(xiàn)冒險(xiǎn)脈沖。1.增加冗余項(xiàng)增加選通信號(hào)的方法比較簡(jiǎn)潔，一般無(wú)需增加電路元件，但選通信號(hào)必需與輸入信號(hào)維持嚴(yán)格的時(shí)間關(guān)系，因此選通信號(hào)的產(chǎn)生并不簡(jiǎn)潔。３.輸出接濾波電容1.增加冗余項(xiàng)２.增加選通信號(hào)由于競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的干擾脈沖的寬度一般都很窄，在可能產(chǎn)生冒險(xiǎn)的門電路輸出端并接一個(gè)濾波電容（一般為4～20pF），使輸出波形上升沿和下降沿都變得比較緩慢，從而起到消退冒險(xiǎn)現(xiàn)象的作用。三、冒險(xiǎn)現(xiàn)象的消退輸出端接濾波電容便利易行，但會(huì)使輸出電壓波形變壞，僅適合對(duì)信號(hào)波形要求不高的場(chǎng)合。第四節(jié)組合邏輯電路模塊及其應(yīng)用編碼器譯碼器數(shù)據(jù)選擇器數(shù)值比較器加法器一、編碼器優(yōu)先編碼功能：輸入m位代碼；輸出n位二進(jìn)制代碼（m≤2n）。

優(yōu)先編碼器允許幾個(gè)輸入端同時(shí)加上信號(hào)，電路只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。邏輯功能：任何一個(gè)輸入端接低電平常，三個(gè)輸出端有一組對(duì)應(yīng)的二進(jìn)制代碼輸出。（一）二進(jìn)制編碼器將輸入信號(hào)編成二進(jìn)制代碼的電路任何時(shí)刻只允許一個(gè)輸入端有信號(hào)輸入。8線—3線優(yōu)先編碼器74148編碼輸入I0I1I2I3I4I5I6I7使能輸入S使能輸出YS擴(kuò)展輸出YEX編碼輸出Y0Y1Y2二—十進(jìn)制編碼器編碼輸入I1I2I3I4I5I6I7I8I9編碼輸出Y0Y1Y2Y3譯碼輸入譯碼輸出

a1

a0

y0

y1

y2

y30010000101001000101100012位二進(jìn)制譯碼器譯碼輸入譯碼輸出

a1

a0

y0

y1

y2

y30001110110111011011111102位二進(jìn)制譯碼器二、譯碼器（一）變量譯碼器

二進(jìn)制譯碼器輸入輸出滿足：m=2n如：2線-4線譯碼器集成譯碼器741388421BCD譯碼器

譯碼輸入：n位二進(jìn)制代碼譯碼輸出m位：一位為1，其余為0或一位為0，其余為12線—4線譯碼器

1&Y3&Y2&Y1&Y0S1B1A譯碼輸入，二進(jìn)制編碼0～7依次對(duì)應(yīng)8個(gè)輸出。3線-8線譯碼器(74LS138)八個(gè)輸出端，低電平有效。譯碼狀態(tài)下，相應(yīng)輸出端為０；禁止譯碼狀態(tài)下，輸出均為１?！玈1、使能輸入,與邏輯。EN=1（

EN=0，禁止譯碼，輸出均為１。)，譯碼。A0

～A2Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2S3S2S101234567BIN/OCT012G70&EN使能端的兩個(gè)作用：（1）消退譯碼器輸出尖峰干擾EN端正電平的出現(xiàn)在A0～A2穩(wěn)定之后；EN端正電平的撤除在A0～A2再次變更之前。

（2）邏輯功能擴(kuò)展例：用3線-8譯碼器構(gòu)成4線-16譯碼器。避開(kāi)A0～A2在變更過(guò)程中引起輸出端產(chǎn)生瞬時(shí)負(fù)脈沖。（二）數(shù)字顯示譯碼器1.七段數(shù)碼管2.七段顯示譯碼器共陰極共陽(yáng)極：高電平亮：低電平亮每一段由一個(gè)發(fā)光二極管組成。輸入：二—十進(jìn)制代碼輸出：譯碼結(jié)果，可驅(qū)動(dòng)相應(yīng)的七段數(shù)碼管顯示正確的數(shù)字。顯示譯碼器動(dòng)畫在數(shù)字系統(tǒng)中常見(jiàn)的數(shù)碼顯示器通常有：1.發(fā)光二極管數(shù)碼管(LED數(shù)碼管)2.液晶顯示數(shù)碼管(LCD數(shù)碼管)常用的顯示器件工作原理——發(fā)光二極管數(shù)碼管(LED數(shù)碼管)1.發(fā)光二極管數(shù)碼管是用發(fā)光二極管構(gòu)成顯示數(shù)碼的筆劃來(lái)顯示數(shù)字2.由于發(fā)二極管會(huì)發(fā)光，故LED數(shù)碼管適用于各種場(chǎng)合。(light-emittingdiode)1.液晶顯示數(shù)碼管是利用液晶材料在交變電壓的作用下晶體材料會(huì)吸取光線，而沒(méi)有交變電場(chǎng)作用下的筆劃不會(huì)吸取吸光，這樣就可以來(lái)顯示數(shù)碼，2.但由于液晶材料須有光時(shí)才能運(yùn)用，故不能用于無(wú)外界光的場(chǎng)合（現(xiàn)在便攜式電腦的液晶顯示器是用背光燈的作用下可以在夜間運(yùn)用），但液晶顯示器有一個(gè)最大的優(yōu)點(diǎn)就是耗電相當(dāng)節(jié)約，所以廣泛運(yùn)用于小型計(jì)算器等小型設(shè)備的數(shù)碼顯示。液晶顯示數(shù)碼管(LCD數(shù)碼管)常用的顯示器件工作原理——(LiquidCrystalDisplay)下圖是LED(light-emittingdiode)數(shù)碼管的內(nèi)部結(jié)構(gòu)及顯示數(shù)碼的狀況，其是一個(gè)陽(yáng)極連在一體的一種LED數(shù)碼管，我們通常稱為共陽(yáng)極數(shù)碼管。既然有共陽(yáng)數(shù)碼管，那么就有共陰數(shù)碼管。LED數(shù)碼管(light-emittingdiode)液晶顯示器LCD(LiquidCrystalDisplay)下圖為液晶顯示器的結(jié)構(gòu)圖，其是利用液晶在交變電壓的作用下其吸取光線，而當(dāng)其無(wú)外界電場(chǎng)作用下其不吸取光線的區(qū)分來(lái)顯示筆劃的。LCD本身不能發(fā)出光線故不能用于無(wú)外界光源的狀況下，這是其缺點(diǎn)，實(shí)際運(yùn)用時(shí)為解決晚間運(yùn)用，通常運(yùn)用一個(gè)協(xié)助光源來(lái)照明。LCD的優(yōu)點(diǎn)是其工作電壓低、電源小，是便攜式儀器設(shè)備的優(yōu)選顯示器件。LED譯碼驅(qū)動(dòng)器發(fā)光二極管點(diǎn)亮只須使其正向?qū)纯?，依?jù)LED的公共極是陽(yáng)極還是陰極分為兩類譯碼器，即針對(duì)共陽(yáng)極的低電平有效的譯碼器；針對(duì)共陰極LED的高電平輸出有效的譯碼器。例5.2.4設(shè)計(jì)8421BCD七段顯示譯碼電路依據(jù)圖5．2．34七段顯示的字段顯示要求，可以列出8421BCD七段顯示譯碼真值表說(shuō)明：表中輸出0表示該段亮；1表示該段滅。通過(guò)各段卡諾圖5．2．40化簡(jiǎn)得到①要②真③化④電見(jiàn)后?、谡姊刍茈?4LS4874LS48是輸出高電平有效的LED顯示譯碼器，其輸入為8421BCD碼，下圖和表分別74LS48的管腳排布和邏輯功能表。七段譯碼器7448BCD碼輸入信號(hào)譯碼輸出，低電平有效本信號(hào)為低電平常，熄滅。當(dāng)LT為低電平常，BI/RBI為高電平常，試燈。當(dāng)LT為高電平，RBI為低電平常，滅零。在多個(gè)通道中選擇其中的某一路，或多個(gè)信息中選擇其中的某一個(gè)信息傳送或加以處理。數(shù)據(jù)選擇器多輸入一輸出選擇三、數(shù)據(jù)選擇器（一）分類：2選1、4選1、8選1、16選1。雙四選一數(shù)據(jù)選擇器74153三、數(shù)據(jù)選擇器（一）分類：二選一、四選一、八選一、十六選一。雙四選一數(shù)據(jù)選擇器74153使能端輸出端數(shù)據(jù)輸入公用控制輸入F2F2D8D9D10D11D12D13D14D15A0A1A201234567MUX012G70ENS1（1）（2）F1F1D0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENS8選1數(shù)據(jù)選擇器74LS151八選一需3位地址碼（二）數(shù)據(jù)選擇器的通道擴(kuò)展

例：試用最少數(shù)量的8選1選擇器擴(kuò)展成16選1選擇器。將地址連接在一起將兩片的輸出原端用或門連載一起，和非端用與門連接在一起。F≥1F&1A3假如A3=0，則（1）片工作，依據(jù)A2～A0，從D7～D0中選擇一路輸出；假如A3=1，則（2）片工作，依據(jù)A2～A0，從D15～D8中選擇一路輸出。（三）實(shí)現(xiàn)組合邏輯函數(shù)

例:試用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù)輸入變量接至數(shù)據(jù)選擇器的地址輸入端。F式中出現(xiàn)的最小項(xiàng)，對(duì)應(yīng)的數(shù)據(jù)輸入端應(yīng)接1，F(xiàn)式中沒(méi)出現(xiàn)的最小項(xiàng)，對(duì)應(yīng)的數(shù)據(jù)輸入端應(yīng)接0。00010111CBAFD0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENE0四、數(shù)值比較器功能：能對(duì)兩個(gè)相同位數(shù)的二進(jìn)制數(shù)進(jìn)行比較的邏輯電路。

（一）數(shù)值比較器的基本概念及工作原理1．1位數(shù)值比較器

2.多位比較器

在比較兩個(gè)多位數(shù)的大小時(shí)，自高向低地逐位比較，只能在高位相等時(shí)，才須要比較低位?！?FA<B&1A&1BFA

>BFA=B2.多位比較器

（二）

集成數(shù)值比較器

B0B1B2B3A0A1A2

A3FA>BFA=BFA<B0123COMP0123A<>A<BA=BA>BB=IA>BIA=BIA<B（三）數(shù)值比較器的位數(shù)擴(kuò)展

1.串聯(lián)擴(kuò)展方式

FA>BFA=BFA<BB0B1B2B3A0A1A2

A30123COMP0123A<>A<BA=BA>BB=010B4B5B6B7A4A5A6

A70123COMP0123A<>A<BA=BA>BB=（1）（2）2.并聯(lián)擴(kuò)展方式

由于串聯(lián)擴(kuò)展方式中比較結(jié)果是逐級(jí)進(jìn)位的，級(jí)聯(lián)芯片數(shù)越多，傳遞時(shí)間越長(zhǎng)，工作速度越慢。因此，當(dāng)擴(kuò)展位數(shù)較多時(shí)，常接受并聯(lián)方式。五、加法器（一）加法器的工作原理

1．半加器

不考慮來(lái)自低位的進(jìn)位的兩個(gè)1位二進(jìn)制數(shù)相加稱為半加器。

2．全加器

在多位數(shù)加法運(yùn)算時(shí)，除最低位外，其他各位都須要考慮低位送來(lái)的進(jìn)位。=1A&BSCCSBAΣCOBiCi+1SiCiAiΣCOCI（二）串行進(jìn)位加法器如圖：用全加器實(shí)現(xiàn)4位二進(jìn)制數(shù)相加。低位全加