存儲器的分類和主要性能指標微機原理第一頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院2 作用:保存正在執(zhí)行的程序和數(shù)據(jù);掩膜型ROM主存儲器可一次編程PROM(內(nèi)存)ROM紫外線擦除的EPROM電可擦除的EEPROM微型計算機元件:快擦型FlashMEM的存儲器由靜態(tài)RAM

RAM

動態(tài)RAM作用：保存主存的副本或暫時不執(zhí)行的輔助存儲器程序和數(shù)據(jù)；（外存）軟/硬磁盤 介質(zhì)：光盤磁帶等第二頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院3（2）按存儲介質(zhì)劃分磁芯存儲器半導(dǎo)體存儲器磁泡存儲器磁表面存儲器激光存儲器等本章主要講授半導(dǎo)體存儲器。在微型計算機中，半導(dǎo)體存儲器主要作為內(nèi)存儲器使用。第三頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院4半導(dǎo)體存儲器的分類：

按工作方式分

按制造工藝分按存儲機理分

雙極型RAM隨機存取存儲器靜態(tài)讀寫存儲器(SRAM)（RAM）金屬氧化物型（MOS）RAM動態(tài)讀寫存儲器（DRAM）

ROMPROM只讀存儲器EPROM（R0M）E2PROM閃速E2PROM（FLASH）第四頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院52、內(nèi)存儲器的主要性能指標⑴內(nèi)存儲容量表示一個計算機系統(tǒng)內(nèi)存儲器存儲數(shù)據(jù)多少的指標。

存儲容量=字數(shù)×字長注意：①以字節(jié)為單位。②內(nèi)存容量與內(nèi)存空間的區(qū)別內(nèi)存容量：若某微機配置2條128MB的SDRAM內(nèi)存條，則其內(nèi)存容量為256MB。內(nèi)存空間：又稱為存儲空間、尋址范圍，是指微機的尋址能力，與CPU被使用的地址總線寬度有關(guān)。第五頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院6③芯片容量是指一片存儲器芯片所具有的存儲容量。例如：SRAM芯片6264的容量為8K×8bit，即它有8K個單元，每個單元存儲8位（一個字節(jié)）二進制數(shù)據(jù)。DRAM芯片NMC4l256的容量為256K×lbit，即它有256K個單元，每個單元存儲1位二進制數(shù)據(jù)。⑵最大存取時間內(nèi)存儲器從接收尋找存儲單元的地址碼開始，到它取出或存入數(shù)碼為止所需要的最長時間。第六頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院7⑶功耗包括“維持功耗”和“操作功耗”兩種。⑷可靠性一般指存儲器對電磁場及溫度等變化的抗干擾能力。通常用“平均無故障時間”來表示。目前所用的半導(dǎo)體存儲器芯片的平均故障間隔時間（MTBF）約為5×l06～l×108小時左右。第七頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院8⑸集成度每片存儲器芯片上集成的基本存儲單元的個數(shù)。常用存儲器芯片有：

1K位/片，如：Intel2115A(1K×1); 16K位/片，如：MCM2167H35L(16K×1); 64K位/片，如：MCM62L67-35L(64K×1); 256K位/片，如：MCM6205NJ17(32K×8);第八頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院9§6.2半導(dǎo)體存儲器件⒈只讀存儲器（ROM）

ROM具有掉電后信息不會丟失的特點，一般用于存放固定的程序和數(shù)據(jù)等。如監(jiān)控程序、BIOS程序、字庫等。⑴ROM的結(jié)構(gòu)和特點第九頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院10薄柵氧化層的管子為正常開啟厚柵氧化層的管子為高開啟⑵ROM的分類按生產(chǎn)工藝和工作特性分為：①掩膜編程的ROM（MaskProgrammedROM）例如：采用“并聯(lián)單元陣列”的掩膜ROM第十頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院11②可編程只讀存儲器（ProgrammableROM）有“熔斷絲型”和“PN結(jié)擊穿型”兩種。用戶可以對其一次性編程，重復(fù)讀出。熔斷絲型PROM是以熔絲的接通或斷開來表示存儲信息是“1/0”。例如：熔斷絲型8×4ROM第十一頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院12③可擦可編程只讀存儲器（EPROM）EPROM27324K×8EPROM27C020256K×8第十二頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院13④可電擦除只讀存儲器（E2PROM）

E2PROM有多種電路結(jié)構(gòu)。右圖為Flotox結(jié)構(gòu)的E2PROM結(jié)構(gòu)剖面圖。厚度＜200埃，在場強>107V/cm時，下漏與浮柵之間可以進行雙向電子運動，實現(xiàn)對單元的擦和寫。例如：Intel2816E2PROM容量為2K×8FlotoxE2PROM的單元電路第十三頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院14⑤快擦除讀寫存儲器（FlashMemory)

寫入速度類似于RAM，掉電后內(nèi)容又不丟失的一種新型EPROM。Intel公司的FlashMemory：28F001BX(1Mb);

28F200BX(2Mb);28F400BX(4Mb);28F008SA(8Mb);FlashMemory的主要應(yīng)用：作為代碼存儲器；作為固態(tài)大容量存儲器；用作固態(tài)盤。第十四頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院15⒉隨機存取存儲器RAMRAM主要用來存放當(dāng)前運行的程序、各種輸入/輸出數(shù)據(jù)、中間運算結(jié)果及堆棧等，其內(nèi)容可隨時讀出、寫入或修改，掉電后內(nèi)容會全部丟失。⑴SRAM的基本結(jié)構(gòu)第十五頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院16⑵實用靜態(tài)存儲器芯片舉例

6264芯片是8K×8bit的CMOSSRAM靜態(tài)存儲器。①6264存儲芯片的引線及其功能第十六頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院17②SRAM6264操作時序圖

寫操作時序圖

讀操作時序圖

第十七頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院18③6264在8088系統(tǒng)中的應(yīng)用6264的全地址譯碼連接圖

用138譯碼器實現(xiàn)全地址譯碼連接

第十八頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院196264芯片在上述系統(tǒng)中的地址范圍：

A19A18A17A16A15A14A13A12A11…A0001111100…0…001111111…1所以該6264芯片的地址范圍為3E000H～3FFFFH第十九頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院20§6.3SRAM、ROM與CPU的連接方法⒈要解決的技術(shù)問題⑴SRAM、ROM的速度要滿足CPU的讀/寫要求；⑵SRAM、ROM的字數(shù)和字長要與系統(tǒng)要求一致；⑶所構(gòu)成的系統(tǒng)存儲器要滿足CPU自啟動和正常運行條件。⒉存儲器擴展技術(shù)當(dāng)單個存儲器芯片不能滿足系統(tǒng)字長或存儲單元個數(shù)的要求時，用多個存儲芯片的組合來滿足系統(tǒng)存儲容量的需求。這種組合就稱為存儲器的擴展。存儲器擴展的幾種方式：⑴位擴展當(dāng)單個存儲芯片的字長（位數(shù)）不能滿足要求時，就需要進行位擴展。第二十頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院21位擴展方法：將每個存儲芯片的地址線、控制線“同名”并連在一起，數(shù)據(jù)線分別連接至系統(tǒng)數(shù)據(jù)總線的不同位上。例如：用4K×4位的SRAM芯片構(gòu)成4K×8位的存儲器。第二十一頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院22⑵字擴展當(dāng)單片存儲器的字長滿足要求，而存儲單元的個數(shù)不能夠時，就需要進行字擴展。字擴展方法：將每個芯片的地址線、數(shù)據(jù)線和讀/寫控制線等按信號名稱并連在一起，只將選片端分別引到地址譯碼器的不同輸出端，即用片選信號來區(qū)別各個芯片的地址。第二十二頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院23例如：用兩片64K×8位的SRAM芯片構(gòu)成容量為128KB的存儲器。兩片芯片的地址范圍：20000H～2FFFFH和30000H～3FFFFH。第二十三頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院24⑶字位擴展在構(gòu)成一個實際的存儲器時，往往需要同時進行位擴展和字擴展才能滿足存儲容量的需求。設(shè)系統(tǒng)存儲器容量為：M×N位使用的存儲器芯片容量為：L×K位（L＜M,K＜N）則需要存儲器數(shù)量為：(M／L)×(N／K)片第二十四頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院25例如：用Intel2164構(gòu)成容量為128KB的內(nèi)存。解：①求所需存儲器芯片數(shù)量∵2164是64K×1位的芯片∴所需的芯片數(shù)為（128/64）×（8/1）=16（片）②地址線的分配尋址（217=128K）個內(nèi)存單元至少需要17位地址信號線。其中，尋址2164內(nèi)部（216=64K）需要16位地址信號（分為行和列），余下的1根地址線用于區(qū)分兩個64KB的存儲模塊。第二十五頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院26③畫出邏輯電路圖（控制線未畫）芯片地址范圍：00000H-0FFFFH和10000H-1FFFFH第二十六頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院27⒊片選信號的產(chǎn)生方法產(chǎn)生片選信號的方法很多，歸納起來有三種：（設(shè)該存儲器工作在8088CPU系統(tǒng)中）⑴線選法用剩余的高位地址線作為片選信號。上例中芯片使用地址線A0—A15，則A16—A19為剩余的高位地址線，都可以作為片選信號。優(yōu)點：線路簡單，成本低；缺點：芯片組地址不連續(xù)，容易產(chǎn)生總線沖突。第二十七頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院28⑵全譯碼法用剩余的所有高位地址線經(jīng)譯碼器產(chǎn)生各存儲器芯片的片選信號，使每一個存儲器單元在整個內(nèi)存空間中具有唯一的一個地址。在上例中，可用高位地址線A16—A19，經(jīng)譯碼器產(chǎn)生24個譯碼輸出，從中選擇Y0-Y1作為片選信號。優(yōu)點：每個存儲單元地址是唯一的，芯片組地址連續(xù)，不會產(chǎn)生總線沖突；缺點：譯碼電路太復(fù)雜，成本高。第二十八頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院29⑶部分地址譯碼法僅用剩余高位地址線的一部分（而不是全部）譯碼產(chǎn)生片選信號。在上例中，僅用A16經(jīng)譯碼器產(chǎn)生Y0-Y1作為片選信號。優(yōu)點：譯碼電路簡單，且可使芯片組地址連續(xù)，也不會產(chǎn)生總線沖突；缺點：每個存儲單元有多個重疊地址，但不影響正常操作。第二十九頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院30⒋應(yīng)用舉例⑴8位存儲器接口（用于8088、80188的8位數(shù)據(jù)總線）例1：用UVEPROM2764和SRAM6264組成8088的內(nèi)存儲器，要求形成16KBROM和16KBRAM。解：①分析∵UVEPROM2764和SRAM6264都是8K×8的存儲器；而系統(tǒng)存儲器都是16KB=16K×8?！郣OM和RAM都只需要進行字數(shù)擴展，各需要

16K/8K×8/8=2（片）系統(tǒng)存儲器需要地址線：log232K=15(根)存儲器芯片需要地址線：log28K=13(根)

用15-13=2根高位地址線譯碼產(chǎn)生片選信號線。第三十頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院31②地址分配要考慮CPU自啟動條件，在8088系統(tǒng)中存儲器操作時IO/M=0，ROM要包含0FFFF0H單元，正常運行時要用到中斷向量區(qū)0000:0000-0000:003FFH，所以RAM要包含這個區(qū)域。A19A18A17A16A15A14A13A12A11…A0芯片地址芯片號××

×

×

×

0000…000000HSRAM1#×

×

×

×

×0011…101FFFHSRAM1#×

×

×

×

×

0100…002000HSRAM2#×

×

×

×

×0111…103FFFHSRAM2#×

×

×

×

×

1000…00FC000HROM1#×

×

×

×

×1011…10FDFFFHROM1#×

×

×

×

×

1100…00FE000HROM2#×

×

×

×

×1111…10FFFFFHROM2#第三十一頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院32③畫出邏輯電路圖第三十二頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院33例2：分析P245圖6.12電路，寫出各存儲器芯片的地址范圍第三十三頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院34①按圖寫出譯碼器和各存儲器芯片地址分配

G2BG2ACBA存儲芯片A19A18A17

A16A15A14A13A12A11A10…A0

芯片地址芯片號0

0

0

0

0

00000…000000HROM00

0

0

0

0

00001…1007FFHROM00

0

0

0

0

00010…000800HROM10

0

0

0

0

00011…100FFFHROM10

0

0

0

0

00100…001000HROM20

0

0

0

0

00101…1017FFHROM20

0

0

0

0

00110…001800HROM30

0

0

0

0

00111…101FFFHROM30

0

0

0

0

01000…002000HRAM00

0

0

0

0

01001…1027FFHRAM00

0

0

0

0

01110…003800HRAM30

0

0

0

0

01111…103FFFHRAM3第三十四頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院35②結(jié)論該存儲器電路不滿足8088CPU自啟動條件，若取消A14-A19的控制，還必須將RAM和ROM的片選線對調(diào)。⑵16位存儲器接口（用于8086,80186,80286,80386SX16位總線）①8086的存儲器結(jié)構(gòu)第三十五頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院36②應(yīng)用舉例P247例6.3

在8086系統(tǒng)中，存儲器操作時M/IO=1，按要求確定各芯片地址：

片選芯片片選

A19A18A17A16A15A14A13A12…A9A8…A5A4…A1A0BHEF8000H11111000…00…00…001FBFFFH11111011…11…11…110FC000H11111100…00…00…001FFFFFH11111111…11…11…110第三十六頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院37教材中這里有錯第三十七頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院38⑶32位存儲器接口（用于80386DX、8048632位總線）在80386DX和80486系統(tǒng)中，用BE3、BE2、BE1和BE0選擇4個存儲器體。如下圖所示：第三十八頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院3980386DX和80486系統(tǒng)中的存儲器寫信號第三十九頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院40P250圖6.17與80486接口的256KBSRAM存儲器系統(tǒng)第四十頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院41⑷64位存儲器接口（用于Pentium系列64位總線）

Pentium系列微處理器（除P24T外）均采用64位數(shù)據(jù)總線，存儲器分為8個存儲器體，用BE7-BE0進行選擇。如下圖所示：第四十一頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院42Pentium系列微處理器的寫選通電路第四十二頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院43P253圖6.2064位存儲器接口電路第四十三頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院44§6.4動態(tài)隨機讀寫存儲器（DRAM）在DRAM中，信息以電荷形式存儲在電容器上，需要不斷“刷新”才能保持信息不丟失。

DRAM的集成度高、容量大、價格低，但速度較慢。常用作微機的內(nèi)存儲器。⒈單管DRAM基本存儲電路第四十四頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院45⒉DRAM的工作過程以2164A為例，2164是64K×1bit的DRAM存儲器。

數(shù)據(jù)讀出時序圖

數(shù)據(jù)寫入時序圖2164A引腳圖DRAM刷新時序圖第四十五頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院46⒊DRAM在系統(tǒng)中的連接在微型機系統(tǒng)中，DRAM芯片的連接既要能夠正確讀寫，又要能在規(guī)定的時間里對它進行刷新。因此，DRAM的連接和控制電路要比SRAM復(fù)雜得多。第四十六頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院47PC133SDRAMPC150SDRAM72線EDODRAM

DDRSDRAM⒋內(nèi)存條簡介⑴內(nèi)存條的種類①FPMDRAM（快頁式DRAM）②EDODRAM（擴展數(shù)據(jù)輸出DRAM）③SDRAM（同步DRAM）④DDRSDRAM（雙速同步DRAM）⑤RDRAM⑵主要技術(shù)指標①速度②數(shù)據(jù)寬度的帶寬③內(nèi)存條的“線”④內(nèi)存容量⑤內(nèi)存的電壓⑥內(nèi)存時鐘周期⑦CAS等待時間第四十七頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院48例如：金幫公司PC-133內(nèi)存條的技術(shù)指標存儲容量：128MBCAS周期；2或3刷新周期：4KB/64ms,自動刷新突發(fā)長度：1，2，4，8，全頁制造工藝：0.2um,6層印制板 （IntelJEDEC標準）電源電壓：單3.3±0.3V接口電平：LVTTL第四十八頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院49⑶DRAM控制器完成多路復(fù)用地址和產(chǎn)生控制信號。例如：Intel82C08最多可控制2個存儲體；共256K×16位DRAM。第四十九頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院50用82C08DRAM控制器組成的1MB存儲器系統(tǒng)第五十頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院51⒈引入Cache的原因原來的計算機，CPU直接與主存交換數(shù)據(jù)。主存的存取速度越來越跟不上CPU的處理速度。§6.5高速緩沖存儲器Cache程序執(zhí)行的局部性原則：在一段很短的時間內(nèi)，被執(zhí)行的程序代碼和使用的數(shù)據(jù)，集中在很小的地址范圍內(nèi)。根據(jù)局部性原則，把正在執(zhí)行或?qū)⒁獔?zhí)行的程序代碼和數(shù)據(jù)提前調(diào)入高速緩沖存儲器中，而將暫時不執(zhí)行的程序代碼和數(shù)據(jù)保存在內(nèi)存中，需要時再按相應(yīng)的算法進行調(diào)度，以提高運行速度。第五十一頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院52于是，現(xiàn)在的計算機，在CPU和主存之間加了適量高速緩沖存儲器(cache)，它能高速地向CPU提供指令和數(shù)據(jù)，加快了程序的執(zhí)行速度。解決了CPU和主存之間速度不匹配的問題。

CPU片內(nèi)cacheCPU片外cache第五十二頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院53⒉Cache的組成和結(jié)構(gòu)⑴Cache的組成第五十三頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院54⑵Cache的結(jié)構(gòu)①旁視cache②通視cacheCache和主存并接在系統(tǒng)總線上，同時監(jiān)視CPU的一個總線周期。Cache位于CPU和主存之間，CPU讀主存周期受cache的監(jiān)視。第五十四頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院55⒊Cache的基本原理

CPU與Cache之間以字為單位交換數(shù)據(jù)，而Cache與主存之間以塊為單位交換數(shù)據(jù)。設(shè)主存有2n個單元，分成M=2n/B塊，每塊B有2b字節(jié)；

Cache有2s個單元，分為C=2s/B塊，每塊B也為2b字節(jié)。當(dāng)CPU讀取主存中一個字時，便發(fā)出此字的內(nèi)存地址到cache和主存。此時，cache控制邏輯依據(jù)地址判斷此字當(dāng)前是否在cache中。若在，此字立即傳送給CPU；否則用主存讀周期把此字從主存讀到CPU，并同時把含有該字的整個數(shù)據(jù)塊從主存讀到cache中，以備用。第五十五頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院56例如:某計算機Cache的邏輯結(jié)構(gòu)頁面地址DATA1DATA2

Cache共有256字，每字有40位，存一個“地址數(shù)據(jù)對”64K內(nèi)存分為128頁，每頁有512個地址單元，每個單元存一個16位二進制數(shù)。頁面地址單元地址0DATA2選擇位1DATA1Cache中存儲的數(shù)據(jù)：2×256=512與內(nèi)存的一頁相同：1×512=512第五十六頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院57⒋cache的命中率命中率是指CPU要訪問的信息在cache中的比率。設(shè)：在一個程序執(zhí)行期間，Nc表示cache完成存取的總次數(shù)，

Nm表示主存完成存取的總次數(shù)，則命中率定義為：

若cache的訪問時間為tc，主存訪問時間為tm，1-h表示未命中率，則cache／主存系統(tǒng)的平均訪問時間ta為：

ta=h·tc+(1-h)(tc+tm）

當(dāng)h=1時，ta等于cache的訪問時間，當(dāng)h=0時，ta等于cache與主存的訪問時間之和。因此，增加cache的目的，是使cache的命中率接近于1，使cache／主存系統(tǒng)的平均訪問時間盡可能接近cache的訪問時間。由于程序訪問的局部性，這是可能的。

Nc

h=

Nc+Nm第五十七頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院58設(shè)r=tm/tc表示主存慢于cache的倍率,e表示訪問效率，則有由上式可知，為了提高訪問效率，命中率h應(yīng)接近于1。r值以5—10為宜，不宜太大。命中率h與程序的行為、cache的容量、組織方式、塊的大小有關(guān)。

tctc1e=—=

———————=—————tahtc+(1-h)(tm+tc)

r(1-h)+1第五十八頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院59例如:CPU執(zhí)行一段程序：完成cache存取的次數(shù)為Nc＝1900次；完成主存存取的次數(shù)為Nm＝100次；已知：cache存取周期為tc＝50ns；主存存取周期為tm＝250ns。求：cache/主存系統(tǒng)的效率和平均訪問時間。解：

h=Nc/(Nc+Nm)=1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/(r(1-h)+1)=1/(5×(1-0.95)+1)=0.8 ta=tc/e=50ns/0.8=62.5ns第五十九頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院60⒌主存與cache的地址映射常用的址映射方式有三種：⑴全相聯(lián)映射方式將主存中一個塊的地址與塊的內(nèi)容一起存于cache的行中?？墒怪鞔娴囊粋€塊直接拷貝到cache中任意一行上，非常靈活。設(shè)：cache的數(shù)據(jù)塊大小稱為行Li,i=0,1,2…m-1,共有m=2r；主存的數(shù)據(jù)塊大小稱為塊Bj,j=0,1,2…n-1,共有n=2s；行與塊等長，均由k=2w個連續(xù)的字組成。28=256塊第六十頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院61全相聯(lián)映射的檢索過程：由CPU訪內(nèi)存指令指定一個內(nèi)存地址，它由塊號(s)和字(w)組成；將指令中的s與cache中所有行的標記同時進行比較；如果s被命中，就在cache中按w讀取一個字。如果s未命中，則按內(nèi)存地址讀取該字，并同時把內(nèi)存塊讀入Cache行中。第六十一頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院62全相聯(lián)cache應(yīng)用舉例第六十二頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院63全相聯(lián)映射的主要缺點是比較器電路難于設(shè)計和實現(xiàn),因此只適合于小容量cache采用。⑵直接映射方式一個主存塊只能拷貝到cache的一個特定行位置上去。設(shè)：cache的行號為i；主存的塊號為j。則有：i=jmodm

m為cache的總行數(shù)。例如：設(shè)m=8,主存有256塊。則：允許存于L0行的主存塊有B0,B8,B16…B248;允許存于L1行的主存塊有B1,B9,B17…B249;第六十三頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院64直接映射方式的檢索過程：由CPU訪內(nèi)存指令指定一個內(nèi)存地址，它由tag(s-r)，行號(r)和字(w)組成；先用地址中的r找到cache中的此行；后用地址中的s-r

位與此行的標記進行比較；若命中，則用地址中的w位在cache中讀取所需的字。若未命中，則從內(nèi)存中讀取該塊。第六十四頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院65直接映像cache舉例第六十五頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院66直接映射方式的主要優(yōu)缺點：優(yōu)點：硬件簡單，成本低。缺點：不靈活，每個主存塊只有一個固定的行位置可存放,容易產(chǎn)生沖突；Cache利用率不高。因此適合大容量

cache采用。⑶組相聯(lián)映射方式是前兩種映射方式的折衷。它將cache分成u組，每組v行，主存塊存放到哪個組是固定的，至于存到該組哪一行是靈活的，即有如下函數(shù)關(guān)系：

m＝u×v

組號q＝j(luò)modu

第六十六頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院67組相聯(lián)映射方式的檢索過程：由CPU訪內(nèi)存指令指定一個內(nèi)存地址，它由tag(s-d

)、組號(d)和字(w)組成。先用d在cache中找到相應(yīng)組；再用

s-d

位與該組中所有行標記同時進行比較;如果有一行的標記與之相符，則命中此行，再用w讀取相應(yīng)的字。如果任意行的標記不相符，則cache未命中，從內(nèi)存讀取數(shù)據(jù)。第六十七頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院68例如：設(shè)u=4組,v=2行，m=u×v=8,主存容量為256塊．則：組號q＝j(luò)modu

分別為S0組：B0,B4,B8,…B252;S1組：B1,B5,B9,…B253;S2組：B2,B6,B10,…B254;S3組：B3,B7,B11,…B255.組相聯(lián)映射方式的優(yōu)點：每組行數(shù)v一般取值較小，這種規(guī)模的v路比較器容易設(shè)計和實現(xiàn)。而塊在組中的排放又有一定的靈活性,可減少沖突。第六十八頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院69例如:80486CPU內(nèi)部的8KB高速緩沖器結(jié)構(gòu)采用4路組相連結(jié)構(gòu):每路2KB,128集,每集對應(yīng)4×16字節(jié)高速緩沖器行。第六十九頁，共七十六頁，2022年，8月28日西南大學(xué)電子信息工程學(xué)院70⒍替換策略

當(dāng)cache已被占滿，又要將新的主存字塊調(diào)入時，如何替換cache存儲器中的內(nèi)容？對直接映射的cache只要把此特定位置上的原主