實(shí)驗(yàn)利用狀態(tài)機(jī)產(chǎn)生存儲(chǔ)器讀寫時(shí)序第1頁/共13頁實(shí)驗(yàn)4

利用狀態(tài)機(jī)產(chǎn)生存儲(chǔ)器讀寫時(shí)序

硬件描述語言及器件第2頁/共13頁2010-09~2010.11實(shí)驗(yàn)要求IDT7202芯片（FIFO）用于緩存數(shù)據(jù)采用遞進(jìn)型狀態(tài)機(jī)生成IDT7202的讀、寫控制時(shí)序，實(shí)現(xiàn)數(shù)據(jù)緩存。時(shí)序要求：設(shè)有外部信號(hào)mode，控制讀寫模式設(shè)置，高為寫模式，低為讀模式。寫：如果FIFO非滿，則輸出一個(gè)最小50ns的寫脈沖。讀：如果FIFO非空，則輸出一個(gè)最小30ns的讀脈沖，讀到的數(shù)據(jù)從readq總線輸出。要求采用40MHz晶振，使用異步復(fù)位方式設(shè)置初始狀態(tài)。第3頁/共13頁2010-09~2010.11設(shè)計(jì)思路理解題意（在mode控制下，產(chǎn)生兩個(gè)分支，第一個(gè)分支產(chǎn)生寫脈沖，第二個(gè)分支產(chǎn)生讀脈沖）封裝（本例只考慮用到的引腳）

實(shí)體（根據(jù)引腳直接代入）框架（實(shí)體＋結(jié)構(gòu)體）邏輯實(shí)現(xiàn)仿真第4頁/共13頁2010-09~2010.11設(shè)計(jì)思路定義一個(gè)狀態(tài)機(jī)，復(fù)位期間置初始狀態(tài)；在初始狀態(tài)里，判斷mode，分支到兩個(gè)不同的狀態(tài)，分別代表讀過程和寫過程的初始狀態(tài)；40MHz的晶振頻率，可以產(chǎn)生40MHz的時(shí)鐘。每個(gè)時(shí)鐘周期（即狀態(tài)切換周期）25ns。最小50ns寬的寫脈沖，要用兩個(gè)狀態(tài)切換周期；最小30ns寬的寫脈沖，只能用兩個(gè)狀態(tài)切換周期，用50ns來替換。第5頁/共13頁2010-09~2010.11關(guān)鍵信號(hào)（從FIFO角度）FF：全滿狀態(tài)輸出，低有效W：寫控制輸入信號(hào)，低有效D0～D8：數(shù)據(jù)輸入總線EF：全空狀態(tài)輸出，低有效R：讀控制輸入信號(hào)，低有效Q0～Q8：數(shù)據(jù)讀出總線第6頁/共13頁2010-09~2010.11IDT7202D0～D7FFWFPGACLK40MQ0～Q7REFRSTmodeREADQ第7頁/共13頁2010-09~2010.11封裝（從FPGA的角度看）Mode、CLK40M、RST全局輸入控制信號(hào)；D、W、FF寫出時(shí)序組合（FF為輸入，D、W為輸出）；Q、R、EF讀入時(shí)序組合（R為輸出，Q、EF為輸入）。READQ用來把讀到的Q總線數(shù)據(jù)輸出到別的地方。D0～D7WFPGACLK50MQ0～Q7RRSTmodeFFEFFPGAREADQ第8頁/共13頁2010-09~2010.11代碼libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entityfifowris port(rst,CLK40M,mode:instd_logic;ff,ef:instd_logic;w,r:outstd_logic;q:instd_logic_vector(8downto0);readq:outstd_logic_vector(8downto0);d:outstd_logic_vector(8downto0));endfifowr;第9頁/共13頁2010-09~2010.11代碼Architecturewr_archoffifowrisTYPEstateis(st0,rd0,rd1,rd2,wr0,wr1,wr2);signalst:state;signalwdata:std_logic_vector(8downto0);BeginPROCESS(CLK40M)BEGIN IF(rst='0')THEN st<=st0;wdata<="000000000"; d<="000000000"; W<='1';R<='1'; ELSIF(CLK40M'EVENTANDCLK40M='1')THEN第10頁/共13頁2010-09~2010.11代碼 CASEstIS WHENst0=>IFmode='1'andff='1'THENst<=wr0;ELSIFmode='0'andef='1'THENst<=rd0;ELSEst<=st0;ENDIF; WHENwr0=> wdata<=wdata+1;d<=wdata;W<='0';st<=wr1; WHENwr1=>st<=wr2; WHENwr2=>W<='1';st<=st0;第11頁/共13頁2010-09~2010.11代碼 WHENrd0=>R<='0';st<=rd1; WHENrd1=>st<=rd2; WHENrd2=>readq<=q;R<='1';st<=st0; WHENothers