數(shù)字電路邏輯設(shè)計(jì)8-1第一頁(yè)，共29頁(yè)?？删幊剃嚵羞壿嫞≒AL－－ProgrammableArrayLogic）器件是20世紀(jì)70年代末期出現(xiàn)的一種低密度、一次性可編程邏輯器件。它是在現(xiàn)場(chǎng)可編程邏輯陣列（FPLA－－FieldProgrammableLogicArray）器件之后，第一個(gè)具有典型實(shí)際意義的可編程邏輯器件（PLD－ProgrammableLogicDevice）。8.1.1

現(xiàn)場(chǎng)可編程邏輯陣列（FPLA）器件第二頁(yè)，共29頁(yè)?？删幊膛c陣列n輸入k<2n可編程或陣列m<k輸出圖8-1-1

FPLA器件的基本結(jié)構(gòu)框圖FPLA器件是在PROM的基礎(chǔ)上發(fā)展而來(lái)的，由與、或兩級(jí)可編程邏輯陣列構(gòu)成。不需要包含輸入信號(hào)所有可能的組合。第三頁(yè)，共29頁(yè)。111&&&&≥1≥1ABCABC(a)圖8-1-2

FPLA基本結(jié)構(gòu)示例由一般標(biāo)準(zhǔn)門電路構(gòu)成的FPLA基本結(jié)構(gòu)示例。通過(guò)對(duì)與陣列編程，產(chǎn)生四個(gè)與項(xiàng)；對(duì)或陣列編程，產(chǎn)生兩個(gè)與－或表達(dá)式形式的邏輯函數(shù)，其中的與項(xiàng)由與陣列編程產(chǎn)生。第四頁(yè)，共29頁(yè)。1(b)圖8-1-2

FPLA基本結(jié)構(gòu)示例11ABCABCVCC可編程與陣列可編程或陣列基本熔絲結(jié)構(gòu)示例。第五頁(yè)，共29頁(yè)。ABC××××××××××××可編程與陣列可編程或陣列×被編程連接被編程不連接(c)圖8-1-2

FPLA基本結(jié)構(gòu)示例FPLA器件的映像邏輯圖?！料嗯c相或這種類型FPLA器件的電路中不包含觸發(fā)器，因此只能用來(lái)設(shè)計(jì)組合邏輯電路。如果用來(lái)設(shè)計(jì)時(shí)序邏輯電路，必須另外增加含有觸發(fā)器的芯片。第六頁(yè)，共29頁(yè)。I2可編程與陣列固定或陣列·固定連接可編程連接圖8-1-3PAL器件的基本結(jié)構(gòu)I1I0&≥1&&&&&≥1≥1輸出反饋輸出反饋單元反饋輸入······O2O1O08.1.2

PAL器件的基本結(jié)構(gòu)PAL器件由可編程的與陣列、固定的或陣列和輸出反饋單元組成。不同型號(hào)PAL器件有不同的輸出和反饋結(jié)構(gòu)，適用于各種組合邏輯電路和時(shí)序邏輯電路的設(shè)計(jì)。第七頁(yè)，共29頁(yè)。&&&&Ii≥1Oi·····從其他輸入端來(lái)(a)輸出低電平有效&&&&Ii≥1Oi·····從其他輸入端來(lái)(b)輸出高電平有效圖8-1-4基本與－或陣列型結(jié)構(gòu)8.1.3

PAL器件的輸出和反饋結(jié)構(gòu)由可編程的與陣列和固定的或陣列組成，沒(méi)有輸出反饋信號(hào)，輸入和輸出引出端是固定的，不能由用戶自行定義。只適用于簡(jiǎn)單的組合邏輯電路設(shè)計(jì)。１．基本與－或陣列型結(jié)構(gòu)第八頁(yè)，共29頁(yè)。&&&&Ii'≥1三態(tài)輸出

緩沖器···從其他輸入及反饋端來(lái)圖8-1-5可編程輸入/輸出型結(jié)構(gòu)&&&&····Ii/Oi第一乘積項(xiàng)反饋緩沖器２．可編程輸入/輸出型結(jié)構(gòu)具有三態(tài)輸出緩沖器和反饋緩沖器。反饋緩沖器可使三態(tài)輸出反饋到與陣列輸入端，構(gòu)成簡(jiǎn)單的觸發(fā)器，使輸出具有記憶功能。第九頁(yè)，共29頁(yè)?！?Oi···輸出選通輸出反饋≥1Ii···輸出禁止輸入反饋(a)輸出選通(b)輸出禁止圖8-1-6三態(tài)輸出緩沖器結(jié)構(gòu)用戶通過(guò)編程可以控制三態(tài)輸出緩沖器的狀態(tài)，從而實(shí)現(xiàn)對(duì)輸入/輸出引出端數(shù)目的任意配置。利用可編程輸入/輸型PAL器件，可設(shè)計(jì)編碼器、譯碼器、數(shù)據(jù)選擇器等組合邏輯電路，也可完成串行數(shù)據(jù)移位和循環(huán)等操作。第十頁(yè)，共29頁(yè)。&&&&Ii≥1···從其他輸入及反饋端來(lái)圖8-1-7帶反饋的寄存器型結(jié)構(gòu)&&&&····Oi1DQQC1CPOE時(shí)鐘

(共用)輸出使能

(共用)３．帶反饋的寄存器型結(jié)構(gòu)具有記憶功能，由于整個(gè)器件只有一個(gè)共用時(shí)鐘和一個(gè)輸出使能輸入端，因此可以構(gòu)成計(jì)數(shù)器等同步時(shí)序邏輯電路。第十一頁(yè)，共29頁(yè)。&&&&Ii≥1···從其他輸入及反饋端來(lái)圖8-1-8帶異或的寄存器型結(jié)構(gòu)&&&&····Oi1DQQC1CPOE時(shí)鐘

(共用)輸出使能

(共用)≥1=1４．帶異或的寄存器型結(jié)構(gòu)

與陣列的輸出分成兩組相或，經(jīng)異或運(yùn)算后加到D觸發(fā)器的輸入端，使得邏輯電路的設(shè)計(jì)更加靈活、方便。第十二頁(yè)，共29頁(yè)。&&&&A≥1···從其他輸入及反饋端來(lái)圖8-1-9算術(shù)選通反饋型結(jié)構(gòu)&&&&Oi1DQQC1CPOE時(shí)鐘

(共用)輸出使能

(共用)≥1=1算術(shù)選

通電路B５．算術(shù)選通反饋型結(jié)構(gòu)在異或型PAL的基礎(chǔ)上增加算術(shù)選通電路，產(chǎn)生輸入信號(hào)和反饋信號(hào)的４個(gè)最大項(xiàng)。輸入信號(hào)第十三頁(yè)，共29頁(yè)?！?≥1≥1≥1&&&&&&&&&&&&&&&1A＋BAA＋BBABA

BA＋BAAB0ABA

BABA＋B·+&BAB算術(shù)選通電路圖8-1-10算術(shù)選通電路××××××××××××××××××××××××××××××××算術(shù)選通電路產(chǎn)生的４個(gè)最大項(xiàng)，加到與陣列輸入端，通過(guò)對(duì)與陣列編程，可得到16種邏輯組合輸出。算術(shù)選通反饋型PAL器件，主要用于實(shí)現(xiàn)快速的加、減、大于、小于等算術(shù)邏輯電路。第十四頁(yè)，共29頁(yè)。&&&&Ii'···從其他輸入及反饋端來(lái)圖8-1-11異步可編程寄存器輸出結(jié)構(gòu)&&&&····1DQC1極性控制≥1=1SRIi/Oi專用乘積項(xiàng)可編程控制單元６．異步可編程寄存器輸出型結(jié)構(gòu)有４個(gè)乘積項(xiàng)作為專用乘積項(xiàng)，分別控制三態(tài)輸出緩沖器、D觸發(fā)器的時(shí)鐘、置位和復(fù)位，可實(shí)現(xiàn)輸入/輸出端的動(dòng)態(tài)配置和器件中各觸發(fā)器的異步控制。第十五頁(yè)，共29頁(yè)?！?=1VCC可編程PP(a)輸出高電平有效≥1=1VCC可編程PP(b)輸出低電平有效圖8-1-12可編程異或門在或門和D觸發(fā)器之間增加了一個(gè)可編程異或門，其中一個(gè)輸入端是或門的輸出，另一個(gè)是可編程異或門輸出極性控制端。通過(guò)對(duì)輸出極性控制端編程，可以改變觸發(fā)器輸入信號(hào)的極性。這種結(jié)構(gòu)的PAL器件特別適合設(shè)計(jì)復(fù)雜的異步時(shí)序邏輯電路。第十六頁(yè)，共29頁(yè)。&&&&I2···從其他輸入及反饋端來(lái)圖8-1-13乘積項(xiàng)公用輸出結(jié)構(gòu)&&····1DQC1極性

控制≥1=1O2乘積項(xiàng)

公用時(shí)鐘

(共用)&&&&&&&&&&&&I1····Q1DQC1極性

控制≥1=1O1Q輸出使能

(共用)相鄰單元

本單元··７．乘積項(xiàng)公用輸出結(jié)構(gòu)相鄰兩個(gè)邏輯單元乘積項(xiàng)可同時(shí)接到兩個(gè)或門。第十七頁(yè)，共29頁(yè)。８．宏單元輸出結(jié)構(gòu)PAL22V10的宏單元由一個(gè)觸發(fā)器和兩個(gè)可編程多路選擇器組成，通過(guò)對(duì)兩個(gè)多路選擇器進(jìn)行編程，每個(gè)宏單元可以設(shè)置４種輸出結(jié)構(gòu)形式和兩種反饋信號(hào)，因而具有更強(qiáng)的通用性和靈活性。···從其他輸入及反饋端來(lái)圖8-1-14

PAL22V10宏單元結(jié)構(gòu)····1DQC1≥1置位&&Q&&&···SRIi/OiIi'復(fù)位時(shí)鐘反饋選擇S1S0輸出選擇宏單元第十八頁(yè)，共29頁(yè)?！?&&···(a)組合型/高電平有效&S1=0S0=0≥1&&···(b)組合型/低電平有效&S1=0S0=11DQC1QSR≥1&&···&S1=1S0=0(c)寄存型/高電平有效1DQC1QSR≥1&&···&S1=1S0=1(d)寄存型/低電平有效圖8-1-15

PAL22V10宏單元的配置第十九頁(yè)，共29頁(yè)。8.1.4

PAL器件編號(hào)與典型PAL器件介紹１．PAL器件編號(hào)結(jié)構(gòu)代碼含義器件編號(hào)H高電平輸出有效PAL10H8L低電平輸出有效PAL16L8P輸出極性可編程PAL16P8C互補(bǔ)輸出PAL16C1X帶異或門輸出或算術(shù)選通反饋PAL20X10，PAL16X4R帶寄存器輸出PAL16R8S帶乘積項(xiàng)公用PAL20S10V單元乘積項(xiàng)數(shù)目不同或宏單元輸出PALCE16V8RA帶異步寄存器輸出PAL16RA8MA帶異步宏單元PALCE29MA16表8-1-2常用PAL器件編號(hào)第二十頁(yè)，共29頁(yè)。２．典型PAL器件介紹以PAL16L8器件為例：

基本結(jié)構(gòu)：可編程輸入/輸出型。

輸入/輸出引出端：引腳1～9以及引腳11作為輸入端；引腳13～18可根據(jù)用戶需要配置為輸入端或者輸出端；引腳12和引腳19只能作為輸出端。所以，最多可有16個(gè)引出端作為輸入端，而輸出端最多為8個(gè)。輸出為低電平有效。

乘積項(xiàng)：每個(gè)輸出有8個(gè)乘積項(xiàng)，共64個(gè)乘積項(xiàng)。其中每個(gè)輸出的第一個(gè)乘積項(xiàng)為專用乘積項(xiàng)，用于控制三態(tài)輸出緩沖器。邏輯圖第二十一頁(yè)，共29頁(yè)。8.1.5

PAL器件的應(yīng)用PAL器件速度快，功耗低，并有多種結(jié)構(gòu)類型，可用來(lái)設(shè)計(jì)各種組合邏輯電路和時(shí)序邏輯電路。設(shè)計(jì)時(shí)主要考慮以下幾個(gè)方面：

(1)一個(gè)PAL器件的輸入/輸出引出端總數(shù)是有限的。(2)每個(gè)PAL器件輸出乘積項(xiàng)數(shù)目是有限的。(3)在具有寄存器和宏單元結(jié)構(gòu)的PAL器件中，當(dāng)邏輯單元中的寄存器作為內(nèi)部反饋寄存器使用時(shí)，需占用一個(gè)邏輯單元，則對(duì)應(yīng)的輸出引出端不能再作它用；當(dāng)邏輯單元作為組合輸出時(shí)，也占用一個(gè)邏輯單元，其內(nèi)部寄存器也不能使用。第二十二頁(yè)，共29頁(yè)。

(4)若具體設(shè)計(jì)要求無(wú)法用一個(gè)PAL器件完成，可選用多個(gè)PAL器件。在進(jìn)行邏輯劃分時(shí)，既要有效地利用每個(gè)PAL器件的資源，又要使各PAL器件間的連續(xù)數(shù)量盡量少。

(5)若設(shè)計(jì)組合邏輯電路，可選用純組合型PAL器件，也可選用內(nèi)部含有觸發(fā)器的復(fù)合型或宏單元型PAL器件，通過(guò)編程，使之成為純組合型器件。

(6)若設(shè)計(jì)時(shí)序邏輯電路，應(yīng)選用帶觸發(fā)器的PAL器件。設(shè)計(jì)同步時(shí)序電路時(shí)，選用帶反饋寄存器結(jié)構(gòu)、異或結(jié)構(gòu)和乘積項(xiàng)公用輸出結(jié)構(gòu)的PAL器件；設(shè)計(jì)異步時(shí)序電路時(shí)，可選用異步可編程寄存器輸出結(jié)構(gòu)的PAL器件。而宏單元結(jié)構(gòu)的PAL器件，可滿足復(fù)雜程度不同的各種時(shí)序邏輯電路的設(shè)計(jì)要求。第二十三頁(yè)，共29頁(yè)。例8-1用PAL器件實(shí)現(xiàn)一個(gè)帶使能輸出的2線－4線譯碼器。解

第一步：列寫輸入輸出表達(dá)式11101101101010101110001110001111××1表8-1-3

2線－4線譯碼器真值表使能有效時(shí)的輸出表達(dá)式：

第二步：器件選型。由于輸出表達(dá)式為組合型負(fù)邏輯函數(shù)，應(yīng)選用輸出低電平有效的基本與－或陣列型結(jié)構(gòu)或可編程輸入/輸出型PAL器件。又要求使能輸出，故應(yīng)選用帶輸出三態(tài)控制的PAL器件。本例選用PAL16L8器件。第二十四頁(yè)，共29頁(yè)?！?&&Y0≥1&&Y1≥1&&Y2≥1&&Y3STSTA0A0A1A1A0A1ST圖8-1-17例8-1簡(jiǎn)化示意圖××××××××××××第三步：編程（畫陣列圖）以上只是簡(jiǎn)化的示意圖，其中使用了四個(gè)邏輯單元，每個(gè)單元都只使用了兩個(gè)乘積項(xiàng)，其他乘積項(xiàng)沒(méi)有畫出。第二十五頁(yè)，共29頁(yè)。

例8-2用PAL器件設(shè)計(jì)一個(gè)十進(jìn)制異步計(jì)數(shù)器。解

第一步：列寫狀態(tài)轉(zhuǎn)移方程。

第二步：器件選型。由于是異步時(shí)序邏輯電路，且需要三個(gè)時(shí)鐘信號(hào)，所以只能選用異步可編程寄存器輸出結(jié)構(gòu)的PAL器件。本例選用PAL16RA8器件。