專題四：數(shù)字頻率計設(shè)計一、教學(xué)內(nèi)容：數(shù)字頻率計設(shè)計二、學(xué)目的及要求：1、掌握VHDL語言的基本結(jié)構(gòu)及編程思想。2、掌握數(shù)字頻率計的工作原理。3、掌握數(shù)字頻率計的VHDL語言編程方法。三、授課課時：2四、教學(xué)重點(diǎn)、難點(diǎn)：數(shù)字頻率計的工作原理設(shè)計要求：1、設(shè)計8位十進(jìn)制數(shù)字頻率計。2、測量頻率范圍為1Hz－50MHz。3、測量被測信號的周期（單位：微秒），最大周期為1秒，最小周期為1微秒。專題四：數(shù)字頻率計設(shè)計一、測頻原理8位十進(jìn)制計數(shù)器輸入信號Fin閘門信號EN1秒1秒計數(shù)輸出譯碼、顯示鎖存器鎖存信號LOAD復(fù)位信號RST控制器電路EN

RSTLOAD標(biāo)準(zhǔn)秒脈沖二、控制器時序控制器時序圖ENRST利用對CLK的2分頻產(chǎn)生0.5秒對tsten求反利用CLK和tsten合成，clk＝‘0’and

tsen＝‘0’時，clr_cnt＝‘1’三、8位十進(jìn)制計數(shù)器設(shè)計（一）用VHDL設(shè)計十進(jìn)制計數(shù)器LIBRARY

IEEE;USE

IEEE.STD_LOGIC_1164.ALL;USE

IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

CNT10

ISPORT

(CLK,RST,EN

:

IN

STD_LOGIC;CQ

:

OUT

STD_LOGIC_VECTOR(3

DOWNTO

0);COUT

:

OUT

STD_LOGIC

);END

CNT10;ARCHITECTURE

behav

OF

CNT10

ISBEGINPROCESS(CLK,

RST,

EN)VARIABLE CQI

:

STD_LOGIC_VECTOR(3

DOWNTO

0);BEGINIF

RST

=

'1'

THEN CQI

:=

(OTHERS

=>'0')

;

--計數(shù)器復(fù)位ELSIF

CLK'EVENT

AND

CLK='1'

THEN

--檢測時鐘上升沿IF

EN

=

'1'

THENIF

CQI

>=

"1001"

THEN--檢測是否允許計數(shù)CQI

:=

“0000”;

COUT

<=

'1';CQI

:=

CQI+1;

COUT

<=

‘0';ELSEEND

IF;END

IF;END

IF;CQ

<=

CQI;END

PROCESS;END

behav;（二）8位十進(jìn)制頻率計電路圖三、32位鎖存器設(shè)計LIBRARY

IEEE;USE

IEEE.STD_LOGIC_1164.ALL;USE

IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

reg32b

ISPORT

(load

:

IN

STD_LOGIC;din:

in

STD_LOGIC_VECTOR(31

DOWNTO

0);DOUT

:

OUT

STD_LOGIC_VECTOR(31

DOWNTO

0)

);END

reg32b;ARCHITECTURE

behav

OF

reg32b

ISBEGINPROCESS(load,din)BEGINIF

load'EVENT

AND

load='1'

THENdout<=din;END

IF;END

PROCESS;END

behav;四、控制器設(shè)計參考程序LIBRARY

IEEE;USE

IEEE.STD_LOGIC_1164.ALL;USE

IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

testctlISPORT

(clk

:

IN

STD_LOGIC;tsten:out

STD_LOGIC;clr_cnt:

out

STD_LOGIC;load:out STD_LOGIC

);END

testctl;ARCHITECTURE

behav

OF

testctl

ISsignal

div2clk:std_logic;BEGINPROCESS(clk)BEGINIF

clk'EVENT

AND

clk='1'

THENdiv2clk<=not

div2clk;ENDIF;END

PROCESS;load<=not

div2clk;tsten<=div2clk;process(clk,div2clk)beginif

clk='0'

and

div2clk='0'

thenclr_cnt<='1';else

clr_cnt<='0';end

if;end

process;END

behav;四、控制器設(shè)計參考程序（續(xù)）五、頻率計總電路圖六、實(shí)驗(yàn)儀實(shí)際接口電路圖NO.0實(shí)實(shí)實(shí)實(shí)實(shí)實(shí)實(shí)HEXPIO2PIO3PIO4PIO5PIO7PIO6D1D2D3D4D5D6D7D8D16D15D14D13D12D11數(shù)數(shù)1數(shù)數(shù)2數(shù)數(shù)3數(shù)數(shù)8

數(shù)數(shù)7

數(shù)數(shù)6

數(shù)數(shù)5

數(shù)數(shù)4SPEAKER揚(yáng)揚(yáng)揚(yáng)譯數(shù)揚(yáng)譯數(shù)揚(yáng)譯數(shù)揚(yáng)譯數(shù)揚(yáng)譯數(shù)揚(yáng)譯數(shù)揚(yáng)譯數(shù)揚(yáng)譯數(shù)揚(yáng)PIO7--PIO2PIO11-PIO8PIO15-PIO12HEX鍵1鍵2鍵3鍵4鍵5鍵6鍵7鍵8PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44FPGA/CPLD目目目目七、周期測量8位十進(jìn)制計數(shù)器輸入信號Fin1MHz標(biāo)準(zhǔn)方波信號計數(shù)輸出鎖存器譯碼、顯示鎖存信號LOAD復(fù)位信號RST控制器電路EN

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