20世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力地推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。課堂智能響鈴系統(tǒng)走時精度高，穩(wěn)定性好，實用方便，不需要經(jīng)常調(diào)教，這種響鈴具有時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時，時鐘計數(shù)顯示時有LED燈的花樣顯示，具有調(diào)節(jié)小時、分鐘及清零的功能以及整點(diǎn)報時功能。1.1課程設(shè)計目的作為通信專業(yè)的學(xué)生，通過這次EDA方面的課程設(shè)計，可以提高我們對EDA領(lǐng)域及通信電路設(shè)計領(lǐng)域的認(rèn)識，有利于培養(yǎng)我們在通信電路EDA方面的設(shè)計能力。一人一題特別有利于鍛煉我們獨(dú)立分析問題和解決問題的能力。設(shè)計過程的復(fù)雜加老師的嚴(yán)格要求有益于培養(yǎng)我們嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。本次課題是計算機(jī)組成原理的課程設(shè)計，旨在通過自己對所需功能芯片的設(shè)計與實現(xiàn)來鞏固以前所學(xué)的計算機(jī)硬件基礎(chǔ)知識，同時也提高動手實踐的能力，還有為將來進(jìn)行更大規(guī)模更復(fù)雜的開發(fā)積累經(jīng)驗。1.2課程設(shè)計內(nèi)容本次設(shè)計以智能打鈴為主，實現(xiàn)時鐘計數(shù)：完成時、分、秒的正確計時并且顯示所計的數(shù)字；對秒、分一一60進(jìn)制計數(shù)，即從0到59循環(huán)計數(shù)，時鐘一一24進(jìn)制計數(shù)，即從0到23循環(huán)計數(shù)，并且在數(shù)碼管上顯示數(shù)值。以及時間設(shè)置：手動調(diào)節(jié)分鐘、小時，可以對所設(shè)計的時鐘任意調(diào)時間，這樣使數(shù)字鐘真正具有使用功能。我們可以通過實驗板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因為我們用的時鐘信號均是1HZ的，所以每LED燈變化一次就來一個脈沖，即計數(shù)一次。清零功能：reset為復(fù)位鍵，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)?？梢愿鶕?jù)我們自己任意時間的復(fù)位蜂鳴器在整點(diǎn)時有報時信號產(chǎn)生，蜂鳴器報警，產(chǎn)生“滴答.滴答”的報警聲音。LED燈在時鐘顯示時有花樣顯示信號產(chǎn)生。即根據(jù)進(jìn)位情況，LED不停的閃爍，從而產(chǎn)生“花樣”信號。2 理論基礎(chǔ)2.1VerilogHDL語言概述VerilogHDL是一種硬件描述語言(HDL:HardwareDiscriptionLanguage)，是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言。VerilogHDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種件描述語言，1983年，GatewayDesignAutomation(GDA)硬件描述語言公司的PhilipMoorby首創(chuàng)了VerilogHDL。后來Moorby成為VerilogHDL-XL的主要設(shè)計者和Cadence公司的第一合伙人。1984至1986年，Moorby設(shè)計出第一個關(guān)于VerilogHDL的仿真器，并提出了用于快速門級仿真的XL算法，使VerilogHDL語言得到迅速發(fā)展。1987年Synonsys公司開始使用VerilogHDL行為語言作為綜合工具的輸入。1989年Cadence公司收購了Gateway公司，VerilogHDL成為Cadence公司的私有財產(chǎn)。1990年初，Cadence公司把VerilogHDL和VerilogHDL-XL分開，并公開發(fā)布了VerilogHDL。隨后成立的OVI(OpenVerilogHDLInternational)組織負(fù)責(zé)VerilogHDL的發(fā)展并制定有關(guān)標(biāo)準(zhǔn)，OVI由VerilogHDL的使用者和CAE供應(yīng)商組成。1993年，幾乎所有ASIC廠商都開始支持VerilogHDL，并且認(rèn)為VerilogHDL-XL是最好的仿真器。同時，OVI推出2.0版本的VerilongHDL規(guī)范，IEEE則將OVI的VerilogHDL2.0作為IEEE標(biāo)準(zhǔn)的提案。1995年12月，IEEE制定了VerilogHDL的標(biāo)準(zhǔn)IEEE1364T995。目前，最新的Verilog語言版本是2000年IEEE公布的Verilog2001標(biāo)準(zhǔn)，其大幅度地提高了系統(tǒng)級和可綜合性能。VerilogHDL的最大特點(diǎn)就是易學(xué)易用，如果有C語言的編程經(jīng)驗，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把VerilogHDL內(nèi)容安排在與ASIC設(shè)計等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路的經(jīng)驗。與之相比，VHDL的學(xué)習(xí)要困難一些。但VerilogHDL較自由的語法，也容易造成初學(xué)者犯一些錯、rzi、、11廣、，、.?、＞尸誤，這一點(diǎn)要汪意。VerilogHDL既是一種行為描述語言，也是一種結(jié)構(gòu)描述語言。如果按照一定的規(guī)則和風(fēng)格編寫代碼，就可以將功能行為模塊通過工具自動轉(zhuǎn)化為門級互連的結(jié)構(gòu)模塊。這意味著利用Verilog語言所提供的功能，就可以構(gòu)造一個模塊間的清晰結(jié)構(gòu)來描述復(fù)雜的大型設(shè)計，并對所需的邏輯電路進(jìn)行嚴(yán)格的設(shè)計。VerilogHDL硬件描述語言在電子設(shè)計自動化中扮演著重要的角色，他是EDA技術(shù)研究的重點(diǎn)之一。下面列出的是Verilog語言的主要功能：?可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)；?用延遲表示式或事件表達(dá)式來明確地控制過程的啟動時間；?通過命名的事件來觸發(fā)其他過程里的激活行為或停止行為；?提供了條件和循環(huán)等程序結(jié)構(gòu)；?提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)程序結(jié)構(gòu)；?提供了可定義新的操作符的函數(shù)結(jié)構(gòu)；?提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符和位運(yùn)算符；?提供了一套完整的表示組合邏輯基本元件的原語；?提供了雙向通路和電阻器件的描述；?可建立MOS器件的電荷分享和衰減模型；?可以通過構(gòu)造性語句精確地建立信號模型；2.2MaxplusII簡介Max+plusII（或?qū)懗蒑axplus2,或MP2）是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)（Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設(shè)計新器件和大規(guī)模CPLD/FPGA）.使用MAX+PLUSII的設(shè)計者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計，MAX+PLUSII把這些設(shè)計轉(zhuǎn)自動換成最終所需的格式。其設(shè)計速度非?？?。對于一般幾千門的電路設(shè)計，使用MAX+PLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。設(shè)計處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，Maxplus2被公認(rèn)為是最易使用，人機(jī)界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。通?？蓪axplus2設(shè)計流程歸納為以下7個步驟：（1） 使用文本編輯器輸入設(shè)計源文件。在傳統(tǒng)設(shè)計中，設(shè)計人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計的。自90年代初，Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規(guī)模設(shè)計中得到了廣泛應(yīng)用。（2） 前仿真（功能仿真）。設(shè)計的電路必須在布局布線前驗證電路功能是否有效。（3） 設(shè)計編譯。設(shè)計輸入之后就有一個從高層次系統(tǒng)行為設(shè)計向門級邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計輸入的某種或某幾種數(shù)據(jù)格式（網(wǎng)表）轉(zhuǎn)化為軟件可識別的某種數(shù)據(jù)格式（網(wǎng)表）。（4） 優(yōu)化。對于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。布局布線。后仿真(時序仿真)需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。生產(chǎn)。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產(chǎn)。MaxPlusII的設(shè)計流程可以用如下圖2.1所示。圖2.1MaxPlusII設(shè)計流程從圖2.1可清晰了解到MaxPlusII提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。他包括設(shè)計輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取、編輯文件匯編以及編程下載9個步驟。3課堂智能響鈴系統(tǒng)的設(shè)計方案3.1設(shè)計思路系統(tǒng)設(shè)計：根據(jù)總體方框圖及各部分分配的功能可知，本系統(tǒng)可以由秒計數(shù)器、分鐘計數(shù)器、小時計數(shù)器、整點(diǎn)報時、分的調(diào)整以及小時的調(diào)整和一個頂層文件構(gòu)成。采用自頂向下的設(shè)計方法，子模塊利用VerilogHDL語言設(shè)計，頂層文件用原理圖的設(shè)計方法。顯示：小時采用24進(jìn)制，而分鐘和秒均60進(jìn)制。課堂智能響鈴系統(tǒng)的電路組成方框圖3.1所示。圖3.1響鈴系統(tǒng)流程圖對各模塊進(jìn)行連線，從而得到以下總線路圖如圖3.2所示。圖3.2響鈴系統(tǒng)總連線圖3.2分塊設(shè)計與仿真1）秒計數(shù)器圖3.3秒計數(shù)器模塊圖3.4秒表計數(shù)器仿真波形分析：利用60進(jìn)制計數(shù)器完成00到59的循環(huán)計數(shù)功能，當(dāng)秒計數(shù)至59時，再來一個時鐘脈沖則產(chǎn)生進(jìn)位輸出，即enmin=l；reset作為復(fù)位信號低電平有效，即高電平時正常循環(huán)計數(shù)，低電平清零。2）分鐘計數(shù)器圖3.5分鐘計數(shù)器模塊-I圖3.6分鐘計數(shù)器模塊仿真波形分析：小時計數(shù)模塊利用24進(jìn)制計數(shù)器，通過分鐘的進(jìn)位信號的輸入可實現(xiàn)從00到23的循環(huán)計數(shù)。3）小時計數(shù)器圖3.7時鐘計數(shù)器模塊圖3.8時鐘計數(shù)器模塊仿真波形分析：小時計數(shù)模塊利用24進(jìn)制計數(shù)器，通過分鐘的進(jìn)位信號的輸入可實現(xiàn)從00到23的循環(huán)計數(shù)。4）整點(diǎn)報時模塊圖3.9整點(diǎn)報時模塊圖3.10整點(diǎn)報時模塊仿真波形分析：由圖知對于整點(diǎn)報時模塊，當(dāng)分鐘計數(shù)至59時來一個時鐘脈沖則產(chǎn)生一個進(jìn)位信號，分鐘計數(shù)到00,此時產(chǎn)生報警信號持續(xù)一分鐘。當(dāng)有時鐘脈沖時lamp顯示燈就閃爍輪續(xù)點(diǎn)亮。4課堂智能響鈴系統(tǒng)設(shè)計的仿真與實現(xiàn)要實現(xiàn)的功能：可產(chǎn)生秒計數(shù)，分鐘計數(shù)，小時計數(shù)，整點(diǎn)報時四種信號，能夠?qū)崿F(xiàn)信號的轉(zhuǎn)換(select)并且頻率可調(diào)。主要由三部分組成：地址指針控制模塊，四種信號數(shù)據(jù)存儲模塊，D/A轉(zhuǎn)換模塊。前面2個模塊在Max+plusII中實現(xiàn)，該部分的實現(xiàn)框圖如圖4.1所示。圖4.1實現(xiàn)功能框圖4.1響鈴系統(tǒng)的仿真與實現(xiàn)該模塊的功能采用VerilogHDL來描述，程序請見附件。該部分功能驗證的波形仿真結(jié)果如圖4.2所示。_^J圖4.2課堂智能響鈴系統(tǒng)總體仿真圖波形分析輸出信號second[6..0]表示：秒計數(shù)模塊，利用60進(jìn)制計數(shù)器完成00到59的循環(huán)計數(shù)功能，當(dāng)秒計數(shù)至59時，再來一個時鐘脈沖則產(chǎn)生進(jìn)位輸出，即enmin=1；reset作為復(fù)位信號低電平有效，即高電平時正常循環(huán)計數(shù)，低電平清零。輸出信號min[6..0]表示：分鐘計數(shù)模塊，小時計數(shù)模塊利用24進(jìn)制計數(shù)器，通過分鐘的進(jìn)位信號的輸入可實現(xiàn)從00到23的循環(huán)計數(shù)。輸出信號hour[5..]表示：小時計數(shù)模塊，小時計數(shù)模塊利用24進(jìn)制計數(shù)器，通過分鐘的進(jìn)位信號的輸入可實現(xiàn)從00到23的循環(huán)計數(shù)。輸入信號1amp[2..0]表示：整點(diǎn)報時模塊，當(dāng)分鐘計數(shù)至59時來一個時鐘脈沖則產(chǎn)生一個進(jìn)位信號，分鐘計數(shù)到00,此時產(chǎn)生報警信號持續(xù)一分鐘。當(dāng)有時鐘脈沖時lamp顯示燈就閃爍輪續(xù)點(diǎn)亮。4.2系統(tǒng)設(shè)計有待提高和改進(jìn)的地方本課程設(shè)計是基于VerilogHDL語言的課堂智能響鈴系統(tǒng)設(shè)計。據(jù)理來說課堂的響鈴時間不應(yīng)該是整點(diǎn)。但由于課程設(shè)計的時間有限，本人的知識水平有限，設(shè)計的響鈴系統(tǒng)是整點(diǎn)報時，這是本設(shè)計的一大缺陷。如果能設(shè)計出專業(yè)的課堂響鈴系統(tǒng)，響鈴的時間能夠根據(jù)要求做相應(yīng)的調(diào)整，這也是本文最初的設(shè)計思路，那樣設(shè)計就更加完美。5小結(jié)本次課程設(shè)計要求編寫一個基于VerilogHDL語言的課堂智能響鈴系統(tǒng)，并用MaxPlusII軟件進(jìn)行仿真。根據(jù)搜索相關(guān)資料及自我理解，我本次的設(shè)計以智能打鈴為主，實現(xiàn)時鐘計數(shù)：完成時、分、秒的正確計時并且顯示所計的數(shù)字；對秒、分一一60進(jìn)制計數(shù)，即從0到59循環(huán)計數(shù)，時鐘一一24進(jìn)制計數(shù)，即從0到23循環(huán)計數(shù)，并且在數(shù)碼管上顯示數(shù)值。以及時間設(shè)置：手動調(diào)節(jié)分鐘、小時，可以對所設(shè)計的時鐘任意調(diào)時間，這樣使數(shù)字鐘真正具有使用功能。清零功能：reset為復(fù)位鍵，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)?？梢愿鶕?jù)我們自己任意時間的復(fù)位蜂鳴器在整點(diǎn)時有報時信號產(chǎn)生，蜂鳴器報警，產(chǎn)生“滴答.滴答”的報警聲音。并且通過WORD文檔將原理圖畫出來。在整個電路設(shè)計完畢并仿真成功后發(fā)現(xiàn)，其實整個電路設(shè)計實現(xiàn)的功能還是比較實用和易于操作的，而自己也為此付出了許多：從根據(jù)課題要求查找相關(guān)資料，學(xué)習(xí)硬件語言，到自己能夠獨(dú)立編寫小程序；從對MaxPlusII軟件的摸索，一次次修改程序，到仿真得到較滿意的結(jié)果；從對截圖工具的搜索下載，論文資料的搜集，到文字排版的學(xué)習(xí)。在設(shè)計過程中遇到了很多困難，在指導(dǎo)老師的指引和同學(xué)的幫助下，通過不斷探索學(xué)習(xí)，使問題得到了一定的解決。通過本學(xué)期課程設(shè)計的學(xué)習(xí)，我從中學(xué)習(xí)到了很多東西，對可編程邏輯器件，VerilogHDL語言，MaxPlusII軟件有了一定的了解，尤其是用VerilogHDL語言編程和仿真。在本次設(shè)計中最大的收獲是在不斷地發(fā)現(xiàn)問題，分析問題，解決問題的過程中培養(yǎng)了自己的科研能力，為今后的學(xué)習(xí)工作做了一個良好的鋪墊。VerilogHdl語言設(shè)計的出現(xiàn)從根本上改變了以往數(shù)字電路的設(shè)計模式，使電路設(shè)計由硬件設(shè)計轉(zhuǎn)變?yōu)檐浖O(shè)計，這樣提高了設(shè)計的靈活性，降低了電路的復(fù)雜程度,修改起來也很方便。利用VerilogHdl設(shè)計的靈活性，根據(jù)串行通信協(xié)議的要求，可以在實驗室利用先進(jìn)的EDA工具，設(shè)計出符合自己實際需求的課堂智能響鈴系統(tǒng)。經(jīng)過三周的設(shè)計制作，該設(shè)計終于如期開發(fā)完畢，其功能基本上可以滿足處理的需要。由于時間有限，本系統(tǒng)還有許多不盡人意的地方，需要將來做進(jìn)一步的改善。這次課程設(shè)計，以方便實際操作為基礎(chǔ)，以理論聯(lián)系實際為準(zhǔn)則，不斷完善，不斷創(chuàng)新。參考文獻(xiàn)張振榮，晉明武等.MCS-51單片機(jī)原理及實用技術(shù)[M].北京：人民郵電出版社，2000.王金明.VerilogHDL程序設(shè)計教程.北京：人民郵電出版社，2004.1.張亦華，延明，肖冰.數(shù)字邏輯設(shè)計實驗技術(shù)與EDA工具.北京：郵電大學(xué)出版社2003.1.潘松，黃繼業(yè).EDA技術(shù)實用教程[M].北京：科學(xué)出版社，2002.10.江國強(qiáng).EDA技術(shù)與應(yīng)用[M].北京：電子工業(yè)出版社，2004.8.致謝通過為期兩周的課程設(shè)計，我順利完成了基于VerilogHDL課堂智能響鈴系統(tǒng)的設(shè)計。在這次課程設(shè)計中，非常感謝各位老師的指導(dǎo)，在老師的身上學(xué)到的不僅僅是知識的層面，更重要的是老師追求知識的熱情，還重要的是老師對學(xué)生的尊重和關(guān)愛，卻又不失老師本身工作的嚴(yán)謹(jǐn)?shù)膽B(tài)度，他的工作作風(fēng)以及對生活的態(tài)度讓我受益匪淺。我在課程設(shè)計中碰到的很多個人困難，老師都能給予很大的體諒與幫助。在設(shè)計中遇到的試驗的客觀條件方面，老師也給予最大力度的協(xié)助，讓我有更好的設(shè)計學(xué)習(xí)環(huán)境，在這里，同時感謝在長沙理工大學(xué)計算機(jī)組成原理實驗室和機(jī)房所提

供的試驗條件，老師對工作的那份熱情對我們產(chǎn)生了很大的影響，讓我們在遇到困難的時候敢于前進(jìn)。同樣也感謝同學(xué)們的相互幫助，正是因為有了這些，我才能很好的順利的完成我的這次課程設(shè)計。附錄：課堂智能響鈴系統(tǒng)設(shè)計源程序清單//程序名稱：基于VerilogHDL語言的課堂智能響鈴系統(tǒng)設(shè)計//程序作者：#//最后修改日期：2010-12-311)秒計數(shù)器modulesecond(elk,reset,setmin,enmin,daout);inputclk;inputreset;inputsetmin;outputenmin;wireenmin;output[6:0]daout;wire[6:0]daout;reg[6:0]count;regenmin_1;enmin_1為regenmin_1;enmin_1為59秒時的進(jìn)位信號wireenmin_2;enmin_2wireenmin_2;enmin_2由clk調(diào)制后的手動調(diào)分脈沖信號串a(chǎn)ssigndaout=count;assignenmin_2=(setmin&clk); setmin為手動調(diào)分控制信號，高電平有效assignenmin=(enmin_1|enmin_2); enmin為向分進(jìn)位信號always@(posedgeclkornegedgereset)beginif(reset==1'b0)begincount<=7'b0000000; ——若reset為0,則異步清零endelsebegin 否則，若clk上升沿到if(count[3:0]==4'b1001) ——若個位計時恰好到“1001”即9beginif(count<8'h60) ——又若count小于16#60#,即60Hbeginelseif(count<8'h60) elseif(count<8'h60) 若個位計數(shù)未到“1001”則轉(zhuǎn)此句再判if(count==7'bl011001)又若已到if(count==7'bl011001)又若已到59Dbeginenmin_1<=1'b1;count<=7，b0000000; 則置進(jìn)位為1及count復(fù)0endelse 未到59Dbegincount<=count+7; 則加7,而+7=+1+6，即作“加6校正”endendelse 若count不小于16#60#(即count等于或大于16#60#)begincount<=7'b0000000; count復(fù)0endendendENDIF(count<16#60#)begincount<=count+1; 若count<16#60#則count加1enmin_1<=#1001'b0; 沒有發(fā)生進(jìn)位endelse 否則，若count不小于16#60#begincount<=7'b0000000; 則count復(fù)0end ——ENDIF(count(3DOWNTO0)二“1001”)endENDIF(reset='0‘)endendendmodule2)分鐘計數(shù)器moduleminute(clk,clk1,reset,sethour,enhour,daout);inputclk;inputclk1;inputreset;inputsethour;outputenhour;wireenhour;output[6:0]daout;wire[6:0]daout;reg[6:0]count;regenhour_1; enmin_l為59分時的進(jìn)位信號wireenhour_2; enmin_2由clk調(diào)制后的手動調(diào)時脈沖信號串a(chǎn)ssigndaout=count;assignenhour_2=(sethour&clk1); sethour為手動調(diào)時控制信號，高電平有效assignenhour=(enhour_1|enhour_2);always@(posedgeclkornegedgereset)beginif(reset--1b0) 右reset為0,清零則異步begincount<=7'b0000000endelse否則，若clk上升沿到beginif(count[3:0]==4'b1001)若個位計時恰好到“1001”即9正"beginif(count<8'h60)又若count小于16#60#，即60beginif(count==7'b1011001)又若已到59Dbeginenhour1count<=endelsebegincount<=<=1'b1;則置進(jìn)位為17'b0000000;count+7;count復(fù)0若count未到59D，則加7,即作“加6校countcount<=7'b0000000 否則，若count不小于16#60#count復(fù)0end 使前面的16#60#的個位轉(zhuǎn)變?yōu)?421BCD的容量endelsebegincount<=7'b0000000; count復(fù)0(有此句，則對無效狀態(tài)電路可自啟動)end ENDIF(count<16#60#)endelseif(count<8'h60)begincount<=count+1; 若count<16#60#則count加1enhour_1<=#1001'b0; 沒有發(fā)生進(jìn)位endelsebeginendENDIF(count(3DOWNTO0)end=“1001")end ENDIF(reset=‘0')endendmodule3)小時計數(shù)器modulehour(clk,reset,daout);inputclk;inputreset;output[5:0]daout;wire[5:0]daout;reg[5:0]count;assigndaout=count;always@(posedgeclkornegedgereset)beginif(reset==1'b0)begincount<=6'b000