些面試問題D亞穩(wěn)態(tài)Setup/holdtime是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號應(yīng)提前時(shí)鐘上升沿〔如time.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)holdtime同樣不能被打me是指在時(shí)鐘邊沿前，數(shù)據(jù)信號需要保持不變的時(shí)間。保持時(shí)數(shù)據(jù)，將會(huì)出現(xiàn)亞穩(wěn)態(tài)(metastability)的情況。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時(shí)間要求。當(dāng)一個(gè)信號被存放器鎖存時(shí)，如果信號和時(shí)鐘之間不Q并且在未知的時(shí)刻會(huì)一些關(guān)于微電子方面的筆試題〔zz)ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以與門陣列等其它ASIC(ApplicationSpecificIC)相比，它標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn).據(jù)穩(wěn)TT就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的metastability〕的情況。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立裕量和保持的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部cpucpu的功耗和發(fā)熱量就越低，并可以工作在更高的頻率上了。所以以前pu1.〕代碼輸入〔designinput)MENTORRENIOR圖形輸入:composer(cadence);viewlogic(viewdraw)2.〕電路仿真〔circuitsimulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確Verolog：CADENCESYNOPSYSMENTORVerolig-XLVCSModle-simVHDL:CADENCESYNOPSYSMENTORNC-vhdlVSSModle-sim***ANTIHSpicepspice，spectremicromicrowave:eesoft:hp邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對應(yīng)〔gatesdelay〕反標(biāo)到生成的門級網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。onSetup/holdtime是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號應(yīng)提前時(shí)鐘上升沿〔如time.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)holdtime同樣不能被打me是指在時(shí)鐘邊沿前，數(shù)據(jù)信號需要保持不變的時(shí)間。保持時(shí)metastability時(shí)那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。6、什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？〔漢王在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延如果布爾式中有相反的信號那么可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)到達(dá)一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測該單元平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。2用反響更快的FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播4改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號關(guān)鍵是器件使用比擬好的工藝和時(shí)鐘周期的裕量要大。同步復(fù)位在時(shí)鐘沿采復(fù)位信號，完成復(fù)位動(dòng)作。異步復(fù)位位動(dòng)作。異步復(fù)位對復(fù)位信號要求比擬高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。9、多時(shí)域設(shè)計(jì)中,如何處理信號跨時(shí)域?！材仙街畼颉巢煌臅r(shí)鐘域之間信號通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個(gè)控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，跨時(shí)域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以通常只地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比擬讀寫地址的大小時(shí)，就是用這種方法。如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，11、時(shí)鐘周期為T,觸發(fā)器D1的存放器到輸出時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最T3setup>T+T2max,T3hold>T1min+T2min靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號在這些路徑上的傳播延時(shí)，檢查求，通過對最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測試中，無法暴露一些路徑上可能存在的時(shí)序問題；13、同步電路和異步電路的區(qū)別是什么？同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。NMOSPMOSCMOS么是PNP、NPN？他們有什么差MOS場效應(yīng)管即金屬-氧化物-半導(dǎo)體型場效應(yīng)管，英文縮寫為MOSFET〔Metal-Oxide-Semiconductorransistor與溝道之間有一層二氧化硅絕緣層，因此具有很所謂增強(qiáng)型是指：當(dāng)VGS=0時(shí)管子是呈截止?fàn)顟B(tài)，加上正確第三主族的元素，其核外為三個(gè)電子，硅是第四主族的元素，其核外有四個(gè)電子，這樣在兩個(gè)PN的是鎵，形成的PN結(jié)順序?yàn)镹－P－N的關(guān)系。每個(gè)計(jì)數(shù)值對應(yīng)作，進(jìn)而得到所需的分頻信號fo。q1的作用是在奇數(shù)分頻中補(bǔ)足下降沿處半個(gè)時(shí)鐘周期，使其等占空比，以及在半整數(shù)分頻中，在時(shí)鐘下降沿處產(chǎn)生分頻信號的上升沿，以實(shí)現(xiàn)下面介紹如何確定計(jì)數(shù)器周期以及q0、q1產(chǎn)生高電平輸出時(shí)各自的計(jì)數(shù)范圍。為表達(dá)方便，現(xiàn)規(guī)定如下標(biāo)記：分頻系不加表達(dá)。對奇數(shù)分頻，只需當(dāng)q0_count＜a時(shí)q0輸收集了一下網(wǎng)上資源，總結(jié)如下：latch保持輸出狀態(tài)。DFF由時(shí)鐘沿觸發(fā)，同步控制。4、latch將靜態(tài)時(shí)序分析變得極為復(fù)雜。一般的設(shè)計(jì)規(guī)那么是：在絕大多數(shù)設(shè)計(jì)中防止產(chǎn)生latch。它會(huì)讓您設(shè)計(jì)的時(shí)序完蛋，并且它的隱蔽性很強(qiáng)，latch危險(xiǎn)的。所以，只要