參考書目《VHDL硬件描述語言與數(shù)字邏輯電路設計》。侯伯亨等編著，西電出版社。20.80《CPLD數(shù)字電路設計－－使用MAX+plusⅡ（入門篇）》。廖裕評等編著，清華大學出版社。

49.00（含光盤）《VHDL應用與開發(fā)實踐》。甘歷編著，科學出版社。29.00第一講一、教學內(nèi)容：第四章原理圖設計輸入方法二、學目的及要求：1、掌握MAX-PLUS2軟件的原理圖設計輸入方法；2、掌握原理圖設計流程；3、掌握LPM兆功能塊的使用4、掌握原理圖設計的軟件仿真方法。三、授課課時：2課時四、教學重點、難點：原理圖設計流程4.1

1位全加器設計向?qū)?位全加器電路圖4.1.1

基本設計步驟步驟1：為本項工程設計建立文件夾注意：文件夾名不能用中文，且不可帶空格。為設計全加器新建一個文

件夾作工作庫文件夾名取為My_prjct注意，不可用中文！步驟2：輸入設計項目和存盤圖4-1

進入MAX+plusII，建立一個新的設計文件使用原理圖輸入方法設計，必須選擇打開原理圖編輯器新建一個設計文件圖4-2

元件輸入對話框首先在這里用鼠標右鍵產(chǎn)生此窗，并選擇“Enter

Symbol”輸入一個元件然后用鼠標雙擊這基本硬件庫這是基本硬件庫中的各種邏輯元件也可在這里輸入元件名，如2輸入與門AND2，輸出引腳：

OUTPUT圖4-3

將所需元件全部調(diào)入原理圖編輯窗連接好的原理圖輸出引腳：OUTPUT輸入引腳：INPUT將他們連接成半加器圖4-4

連接好原理圖并存盤首先點擊這里文件名取為：h_adder.gdf注意，要存在自己建立的

文件夾中步驟3：將設計項目設置成工程文件(PROJECT)圖4-5

將當前設計文件設置成工程文件首先點擊這里然后選擇此項，將當前的原理圖設計文件設置成工程最后注意此路徑指向的改變注意，此路徑指向當前的工程！步驟4：選擇目標器件并編譯圖4-6選擇最后實現(xiàn)本項設計的目標器件首先選擇這里器件系列選擇窗，選擇ACEX1K系列根據(jù)實驗板上的目標器件型號選擇，如選EP1K30注意，首先消去這里的勾，以便使所有速度級別的器件都能顯示出來圖4-7

對工程文件進行編譯、綜合和適配等操作選擇編譯器編譯窗消去Quartus適配操作選擇此項消去這里的勾完成編譯！步驟5：時序仿真(1)

建立波形文件。首先選擇此項，為仿真測試新

建一個文件選擇波形編輯器文件(2)

輸入信號節(jié)點。圖4-8

從SNF文件中輸入設計文件的信號節(jié)點從SNF文件中輸入設計文件的信號節(jié)點點擊“LIST”SNF文件中的信號節(jié)點圖4-9

列出并選擇需要觀察的信號節(jié)點用此鍵選擇左窗中需要的信號

進入右窗最后點擊“OK”圖4-9

列出并選擇需要觀察的信號節(jié)點(3)

設置波形參量。圖4-10在Options菜單中消去網(wǎng)格對齊Snap

to

Grid的選擇(消去對勾)消去這里的勾，以便方便設置

輸入電平(4)

設定仿真時間。圖4-11

設定仿真時間選擇END

TIME調(diào)整仿真時間區(qū)域。選擇60微秒比較合適(5)

加上輸入信號。圖4-12

為輸入信號設定必要的測試電平或數(shù)據(jù)(6)波形文件存盤。圖4-13

保存仿真波形文件用此鍵改變仿真區(qū)域坐標到合適位置。點擊‘1’，使拖黑的電平為高電平(7)

運行仿真器。圖4-14

運行仿真器選擇仿真器運行仿真器(8)

觀察分析半加器仿真波形。圖4-15

半加器h_adder.gdf的仿真波形(9)

為了精確測量半加器輸入與輸出波形間的延時量，可打開時序分析器.圖4-16

打開延時時序分析窗選擇時序分析器輸入輸出時間延遲(10)

包裝元件入庫。選擇菜單“File”→“Open”，在“Open”對話框中選擇原理圖

編輯文件選項“Graphic

Editor

Files”，然后選擇h_adder.gdf，重新打開半加器設計文件，然后選擇如圖4-5中“File”菜單的

“Create

Default

Symbol”項，將當前文件變成了一個包裝好的單一元件(Symbol)，并被放置在工程路徑指定的目錄中以備后用。若鍵8、7為高電平進位“co”為‘1’和“so”為‘0’選擇電路模式為“6”模式選擇鍵步驟8：設計頂層文件(1)

仿照前面的“步驟2”，打開一個新的原理圖編輯窗口圖4-20

在頂層編輯窗中調(diào)出已設計好的半加器元件(2)

完成全加器原理圖設計，并以文件名f_adder.gdf存在同一目錄中。(3)

將當前文件設置成Project，并選擇目標器件為EPF10K10LC84-4。(4)

編譯此頂層文件f_adder.gdf，然后建立波形仿真文件。圖4-21

在頂層編輯窗中設計好全加器(5)對應f_adder.gdf的波形仿真文件，參考圖中輸入信號cin、bin和ain輸入信號電平的設置，啟動仿真器Simulator，觀察輸出波形的情況。(6)

鎖定引腳、編譯并編程下載，硬件實測此全加器的邏輯功能。圖4-22

1位全加器的時序仿真波形4.1.2

設計流程歸納圖4-23

MAX+plusII一般設計流程第二講一、教學內(nèi)容：第四章原理圖設計輸入方法二、學目的及要求：1、掌握MAX-PLUS2軟件的原理圖設計輸入方法；2、掌握原理圖設計流程；3、掌握LPM兆功能塊的使用4、掌握原理圖設計的軟件仿真方法。三、授課課時：2課時四、教學重點、難點：原理圖設計流程4.2

時鐘電路設計4.2.1

設計60進制計數(shù)器(1)設計電路原理圖。圖4-24

用74390設計一個有時鐘使能的兩位十進制計數(shù)器743901CLR

1QA1CLKA

1QB1CLKB

1QC1QD2QA2CLR

2QB2CLKA

2QC2CLKB

2QD21

DUAL

COUNTER27NAND2(2)

計數(shù)器電路實現(xiàn)圖4-25

調(diào)出元件74390圖4-26

從Help中了解74390的詳細功能(3)

波形仿真圖4-27

兩位十進制計數(shù)器工作波形4.2.2

頻率計主結構電路設計圖4-28

兩位十進制頻率計頂層設計原理圖文件圖4-29

兩位十進制頻率計測頻仿真波形4.2.3

測頻時序控制電路設計圖4-30

測頻時序控制電路圖4-31

測頻時序控制電路工作波形4.2.4

頻率計頂層電路設計圖4-32

頻率計頂層電路原理圖(文件：ft_top.gdf)圖4-33

頻率計工作時序波形4.2.5

設計項目的其他信息和資源配置(1)

了解設計項目的結構層次圖4-34

頻率計ft_top項目的設計層次(3)

了解設計項目速度/延時特性圖4-37

寄存器時鐘特性窗圖4-38

信號延時矩陣表4.4

波形