FPGADDS成器的函數(shù)信號發(fā)生器。本文分析了DDS的設(shè)計原理，基于VHDL語言進行系統(tǒng)建模等同時利用QuartusⅡ編譯平臺完成一個具體DDS的設(shè)計，詳細闡述了基于VHDL編程的DDS設(shè)計方法步驟。利用 公司的QuartusⅡ開發(fā)軟件,完成DDS部分即相位累加器和RAM查找表的設(shè)計,可得到相位連續(xù)、頻率可變的信號，并完成對DDS硬件的,最后完成每個模塊與系統(tǒng)的時序仿真。由于FPGA的可編程性,使得修改和優(yōu)化DDS的功能非?？旖荨ｊP(guān)鍵字：DDS，QuartusⅡ，F(xiàn)PGA，VHDL，實現(xiàn)程序，仿真頻率控制字，32位加法器，32位寄存器引言：隨著現(xiàn)代電子技術(shù)的不斷發(fā)展,在通信系統(tǒng)中往往需要在一定滿足要求,這就需要頻率合成技術(shù)。直接數(shù)字頻率合成(DirectDigitalFrequen2cySynthesis,DDS)D/AFPGADDS 、用QuartusⅡ進行DDS仿 、用QuartusⅡ的仿真步驟和圖 第一 緒1971年3月學(xué)者J.ierncyC.M.Rder和B.d首次提出了直接數(shù)字頻率合成（D—Diectgialynthesis）技術(shù)。這是一種從相位概念出發(fā)直接合成所需要的波形的新的全數(shù)字頻率合成技DDSVHDLDDSDDSAlterMaxplus2中，不僅提供了方便的VHDL編譯和綜合平臺，還集成了可供程序?qū)?yīng)的FPGA器件等大量，大大縮短了DDS的設(shè)計和開發(fā)周期。它是現(xiàn)代通信系統(tǒng)必不可少的關(guān)鍵電路廣泛應(yīng)用于數(shù)字通信通信、、導(dǎo)航、航天航空、遙測以及高速儀器儀表燈領(lǐng)域。頻率合成器的技術(shù)復(fù)雜度很高，經(jīng)過了直接合成模擬頻率綜合CPU控制，課獲得不同的頻點。鎖相式頻率綜合器、雙環(huán)或多環(huán)鎖相式頻率合成器、DDS頻率合成器，以及PPLDDS混合式頻率合成器。因此，鎖相式頻率綜合器和直接數(shù)字式DDS綜合它的光譜性能和頻率調(diào)諧方案。DDS作為可編程波形發(fā)生器。因為DDS是數(shù)字可編程，它的相位和頻率在不改變成分的改變成分。DDS允許頻率的實時調(diào)整去定位參考頻率或者補償諧和溫度補償?shù)牟环奖悖珼DS的數(shù)字控制結(jié)構(gòu)使系統(tǒng)的控FPGADDS仿真設(shè)計，QuartusVHDL的編程來實現(xiàn)各大模塊，并對DDS的概念、現(xiàn)狀、內(nèi)容和發(fā)展前VHDL來編程實現(xiàn)和仿真，第二 DDS工作原理和主要特FsFs相累表

1DDS要產(chǎn)生正弦波時表中的就是一個周期的正弦波的采樣值。當(dāng)周期地給出特定地址后，ROM就輸出相應(yīng)的采樣值。輸出的采樣值經(jīng)過D/A和濾波器后就得到和輸入頻率字唯一對應(yīng)的、DDSDDS是一種從相位概念出發(fā)直接合成所需波形的數(shù)字頻率合成技術(shù)。與傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有很高的頻率分辨DDSPLL鎖相環(huán)，得到越來越廣泛的應(yīng)用。u(t)sin2 式（1）t是連續(xù)的，為了用數(shù)字方式實現(xiàn)，必須進行離散化處理。用周期為k的基準(zhǔn)時鐘對信號進行采樣和量化。如2所示：10 2

θ=2f0Tclk=

f

將整個周期分成2^N份，則相位的量化單位。若 入式（2）可得。更一般的情況是為S的M倍，即可得到wordM決定了輸出信號的頻率，且兩者是簡單的線性關(guān)系?？梢钥闯?，當(dāng)

f0

N

2M經(jīng)保持和濾波后，可唯一地恢復(fù)出此頻率的模擬信號。圖1DDS的原理圖。相位累加器可在每一個時鐘周期來臨時將頻率控M2^N，則自動溢（ROM，LUT的地址值，LUT根據(jù)輸入的地址（相位）信息D/A、DDS（3fmin

2N2K M1/FclkDDS系統(tǒng)的時鐘頻率、信號輸出頻率主要由D/A轉(zhuǎn)換器的性能決定。4】5】6】7】8】9】缺點DDSDAC的非線性，DDS系統(tǒng)的輸出中3MM相NN正同步寄存3DDSDDS整體模塊結(jié)構(gòu)，主要由相位累加器、相位ROMDAC構(gòu)成。圖中的相位累加器、相位NCO（NumericallyControlledOscillators圖中相位累加器（phasea）是整個DDS的，在這里完成相1:0FW（N-1:0）f0是簡單的線性關(guān)系：f02^N時，F(xiàn)W（N-1:0）f0。波形器（即，正弦ROM查找表（sinlup）把在相位累M（N位）ROM查找表的地址值；查詢表把輸入的地址相位DAC，轉(zhuǎn)化為模擬信號。20MN32D/A10第三 用VHDL來編程實現(xiàn)和仿VHDL、32、32、32VHDL、用QuartusDDSQuartusDDSQuartusEDAVHDLVerilogEDIF的格式的文件作為設(shè)計能仿真和時序仿真，能夠產(chǎn)確的仿真結(jié)果。QuartusⅡ中完成了源文件的編程，系統(tǒng)的編譯、綜合、適Quartus在實際設(shè)計中，為了提高波形的精度，N值應(yīng)該比較大，即波M的位數(shù)、相位累加器的位數(shù)也比Fclk，2Fclk，……D/AFclk/2的低通濾波器。Ⅱ、Word、等知識，讓我受益匪淺。在做之前，感覺好難，什么都不懂，QuartusⅡ的相關(guān)知識都不然后翻閱相關(guān)書籍、參考知識、詢問懂的同學(xué)，讓自己更進一步VHDL語言的學(xué)習(xí)、對QuartusⅡ的學(xué)習(xí)、對word的深入使用等都重應(yīng)該說，本次設(shè)計都是在別人的幫助下完成的，尤其是，忙修改，找錯誤。像他們，更是忙人，都不敢找，怕他們沒時間，所以就一直賴著，讓他幫到底。最后，終于弄出成果，寫是我感覺自己學(xué)習(xí)這些實際動手操作的東西還是挺感的我會更[1]、編著《