EDA技術(shù)2007年3月課程任務(wù)對(duì)數(shù)字系統(tǒng)設(shè)計(jì)方法有明確的認(rèn)識(shí)熟練掌握VHDL的基本語(yǔ)法和使用熟練使用MAX+PLUSⅡ軟件在MAX+PLUSⅡ軟件環(huán)境下使用VHDL設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)并通過(guò)仿真波形驗(yàn)證其功能2020年9月28日2內(nèi)容提要數(shù)字系統(tǒng)設(shè)計(jì)方法VHDL語(yǔ)法與使用MAX+PLUSⅡ使用介紹一個(gè)實(shí)例2020年9月28日3數(shù)字系統(tǒng)設(shè)計(jì)方法幾個(gè)專用名詞的介紹數(shù)字系統(tǒng)設(shè)計(jì)的概念數(shù)字系統(tǒng)設(shè)計(jì)流程數(shù)字系統(tǒng)設(shè)計(jì)方法論2020年9月28日4幾個(gè)專用名詞的介紹EDA(ElectronicDesignAutomation)電子設(shè)計(jì)自動(dòng)化.指利用計(jì)算機(jī)及相關(guān)軟件完成電子系統(tǒng)的設(shè)計(jì).具體的講,是以計(jì)算機(jī)為工具,代替設(shè)計(jì)人員完成電子系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作.設(shè)計(jì)人員只需要完成對(duì)系統(tǒng)功能的描述,就可以由計(jì)算機(jī)軟件進(jìn)行處理,得到設(shè)計(jì)結(jié)果,極大地提高了設(shè)計(jì)效率.2020年9月28日5幾個(gè)專用名詞的介紹PLD

(ProgrammableLogicDevice)可編程邏輯器件.是CPLD和FPGA的合稱,指CPLD或FPGA.2020年9月28日6可編程邏輯器件的發(fā)展只讀存儲(chǔ)器(PROM)、紫外線可擦除只讀存儲(chǔ)器（EPROM）、電可擦除只讀存儲(chǔ)器（EEPROM）。可編程陣列邏輯（PAL）、通用陣列邏輯（GAL）。20世紀(jì)80年代，ALTERA和XILINX分別推出了復(fù)雜可編程邏輯器件（CPLD－ComplexProgrammableLogicDevice）和現(xiàn)場(chǎng)可編程門陣列（FPGA－FieldProgrammable

GateArray）。

2020年9月28日7幾個(gè)專用名詞的介紹CPLD

(ComplexProgrammableLogicDevice)復(fù)雜可編程邏輯器件.CPLD多基于乘積項(xiàng)(Product-Term)結(jié)構(gòu).采用E2PROM或Flash工藝,斷電后信息不丟失.多用于1萬(wàn)門以下的小規(guī)模設(shè)計(jì),適合做復(fù)雜的組合邏輯.2020年9月28日8CPLD結(jié)構(gòu)與原理基于乘積項(xiàng)（Product－Term）的CPLD結(jié)構(gòu)：采用這種結(jié)構(gòu)的PLD芯片有：ALTERA公司的MAX7000、MAX3000系列（EEPROM工藝）XILINX公司的XC9500系列（FLASH工藝）2020年9月28日9基于乘積項(xiàng)的CPLD內(nèi)部結(jié)構(gòu)（MAX7000系列）2020年9月28日10CPLD宏單元結(jié)構(gòu)2020年9月28日11乘積項(xiàng)結(jié)構(gòu)CPLD邏輯實(shí)現(xiàn)原理假設(shè)組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D+B*C*!D(我們以!D表示D的“非”）2020年9月28日12乘積項(xiàng)結(jié)構(gòu)CPLD邏輯實(shí)現(xiàn)原理CPLD將以下面的方式來(lái)實(shí)現(xiàn)組合邏輯f。2020年9月28日13幾個(gè)專用名詞的介紹FPGA(FieldProgrammableGateArray)

現(xiàn)場(chǎng)可編程門陣列.FPGA多基于查找表(Look-UpTable)結(jié)構(gòu),采用SRAM工藝,密度高,觸發(fā)器多,多用于10,000門以上的大規(guī)模設(shè)計(jì)，適合做復(fù)雜的時(shí)序邏輯,如數(shù)字信號(hào)處理和各種算法.FGPA能完成任何數(shù)字器件的功能,上至高性能CPU,下至簡(jiǎn)單的74電路,都可以用FPGA來(lái)實(shí)現(xiàn).FPGA已經(jīng)成為高性能數(shù)字系統(tǒng)的首選方案.

2020年9月28日14FPGA的結(jié)構(gòu)與原理基于查找表（Look－Up－Table）的FPGA結(jié)構(gòu)：采用這種結(jié)構(gòu)的芯片有：ALTERA公司的FLEX、ACEX、APEX系列。XILINX公司的SPARTAN、VIRTEX系列。它們都是基于SRAM工藝。2020年9月28日15查找表的原理查找表（Look-Up-Table）簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上是一個(gè)RAM。目前FPGA多使用4輸入的LUT，所以每一個(gè)LUT可以看成為一個(gè)具有4位地址線的16＊1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，F(xiàn)PGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。2020年9月28日16查找表的原理2020年9月28日17基于查找表的FPGA內(nèi)部結(jié)構(gòu)（FLEX系列）2020年9月28日18邏輯單元（LE）內(nèi)部結(jié)構(gòu)2020年9月28日19LUT結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理2020年9月28日20FPGA廠商九十年代以后發(fā)展很快，是最大可編程邏輯器件供應(yīng)商之一。主要產(chǎn)品有：MAX3000/7000、FLEX10K、APEX20K、ACEX1K、Stratix、Cyclone等。開發(fā)軟件為MaxplusII和QuartusII。普遍認(rèn)為其開發(fā)工具—MaxplusII是最成功的PLD開發(fā)平臺(tái)之一，配合使用Altera公司提供的免費(fèi)OEMHDL綜合工具可以達(dá)到較高的效率。2020年9月28日21FPGA廠商FPGA的發(fā)明者，老牌PLD公司，是最大可編程邏輯器件供應(yīng)商之一。產(chǎn)品種類較全，主要有：XC9500/4000，Coolrunner(XPLA3)，Spartan,Virtex等。開發(fā)軟件為ISE。通常來(lái)說(shuō)，在歐洲用Xilinx的人多，在日本和亞太地區(qū)用ALTERA的人多，在美國(guó)則是平分秋色。全球PLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的。可以講Altera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。2020年9月28日22FPGA與CPLD的優(yōu)點(diǎn)隨著VLSI工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬(wàn)個(gè)晶體管，F(xiàn)PGA／CPLD芯片的規(guī)模也越來(lái)越大，其單片邏輯門數(shù)已達(dá)到8百萬(wàn)門，它所能實(shí)現(xiàn)的功能也越來(lái)越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。FPGA／CPLD芯片在出廠之前都做過(guò)百分之百的測(cè)試，不需要設(shè)計(jì)人員承擔(dān)投片風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過(guò)相關(guān)的軟硬件環(huán)境來(lái)完成芯片的最終功能設(shè)計(jì)。所以，F(xiàn)PGA／CPLD的資金投入小，節(jié)省了許多潛在的花費(fèi)。用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動(dòng)的情況下用不同軟件就可實(shí)現(xiàn)不同的功能。所以，用FPGA／CPLD試制樣片，能以最快的速度占領(lǐng)市場(chǎng)。2020年9月28日23可編程邏輯器件的發(fā)展趨勢(shì)繼續(xù)向更高密度，更大容量邁進(jìn)低密度PLD依然走俏IP內(nèi)核得到進(jìn)一步發(fā)展提供標(biāo)準(zhǔn)化硬件IPSOPC（System-On-a-Programble-Chip)時(shí)代將會(huì)到來(lái)ASCI和PLD出現(xiàn)相互相互融合1、可編程邏輯器件嵌入標(biāo)準(zhǔn)單元

2、ASIC嵌入可編程邏輯單元

2020年9月28日24幾個(gè)專用名詞的介紹HDL(HardwareDescriptionLanguage)硬件描述語(yǔ)言.是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語(yǔ)言.是EDA的重要組成部分.流行的HDL包括VHDL和Verilog-HDL,都是IEEE的HDL標(biāo)準(zhǔn)2020年9月28日25數(shù)字系統(tǒng)設(shè)計(jì)的概念傳統(tǒng)設(shè)計(jì)――中規(guī)模集成電路（MSI）和小規(guī)模集成電路（SSI）的適當(dāng)組合.主要設(shè)計(jì)小型數(shù)字系統(tǒng)現(xiàn)代設(shè)計(jì)――利用EDA軟件,使用硬件描述語(yǔ)言在PLD器件上設(shè)計(jì)數(shù)字系統(tǒng).適合大中型系統(tǒng)2020年9月28日26數(shù)字系統(tǒng)設(shè)計(jì)的概念傳統(tǒng)設(shè)計(jì)――1.缺少靈活性2.所需芯片種類眾多,數(shù)量眾多3.測(cè)試、修改困難,設(shè)計(jì)效率低4.設(shè)計(jì)資源難以重用,資源難以共享5.設(shè)計(jì)成本高,設(shè)計(jì)周期長(zhǎng)2020年9月28日27數(shù)字系統(tǒng)設(shè)計(jì)的概念現(xiàn)代設(shè)計(jì)――1.可以從行為級(jí)開始設(shè)計(jì)2.設(shè)計(jì)的自由度和靈活性大,高效率3.芯片單片即可完成,可重復(fù)利用4.縮小體積,降低功耗,降低成本5.測(cè)試修改簡(jiǎn)單,設(shè)計(jì)資源重用性強(qiáng)6.方便資源共享,方便程序移植2020年9月28日28數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)輸入?原理圖?HDL文本設(shè)計(jì)處理下載編程時(shí)序仿真?綜合?器件適配在線測(cè)試功能仿真2020年9月28日29數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)輸入

1.原理圖輸入方式

圖形化的輸入方式,利用元件符號(hào)和連線來(lái)描述設(shè)計(jì).適合描述連接關(guān)系和接口關(guān)系,簡(jiǎn)單直觀,適合描述層次結(jié)構(gòu)和模塊化結(jié)構(gòu).適合簡(jiǎn)單邏輯.2.HDL輸入方式

用文本方式來(lái)描述設(shè)計(jì),邏輯描述能力強(qiáng),但描述接口和連接關(guān)系不如圖形方式直觀,適合于描述和仿真復(fù)雜的邏輯設(shè)計(jì).2020年9月28日30數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)處理

1、綜合綜合工具將HDL行為級(jí)描述或原理圖描述轉(zhuǎn)化為結(jié)構(gòu)化的門級(jí)電路或電路描述網(wǎng)表文件。2、器件適配適配器將綜合器產(chǎn)生的網(wǎng)表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件。2020年9月28日31數(shù)字系統(tǒng)設(shè)計(jì)流程功能仿真時(shí)序仿真1、功能仿真（前仿真）

直接對(duì)HDL、原理圖描述的邏輯功能進(jìn)行模擬測(cè)試,以了解實(shí)現(xiàn)的功能是否滿足設(shè)計(jì)要求，不經(jīng)過(guò)綜合和器件適配，編譯后即可進(jìn)行仿真。2、時(shí)序仿真（后仿真）綜合和器件適配后的仿真，包含了具體器件的硬件特性參數(shù)，仿真精度高，接近于實(shí)際器件運(yùn)行狀況。

2020年9月28日32數(shù)字系統(tǒng)設(shè)計(jì)流程編程下載把適配后生成的下載或配置文件,通過(guò)編程器或編程電纜向FPGA或CPLD進(jìn)行下載,以便進(jìn)行硬件調(diào)試和驗(yàn)證2020年9月28日33設(shè)計(jì)方法論(DesignMethodology)設(shè)計(jì)說(shuō)明書(Specification)自頂向下(Top-down)自底向上(Bottomup)基于原理圖設(shè)計(jì)(Schematicbased)基于HDL的設(shè)計(jì)(HDLbased)仿真與驗(yàn)證（Simulation&verification)2020年9月28日34設(shè)計(jì)說(shuō)明書(Specification)明確設(shè)計(jì)任務(wù)和指標(biāo)是關(guān)鍵的第一步在想要達(dá)到和能夠達(dá)到之間權(quán)衡（Compromisebetweenwhatiswantedandwhatcanbemade）詳細(xì)說(shuō)明必須被系統(tǒng)級(jí)設(shè)計(jì)人員認(rèn)可,設(shè)計(jì)過(guò)程中說(shuō)明書大的改動(dòng)將導(dǎo)致設(shè)計(jì)的顯著遲滯2020年9月28日35設(shè)計(jì)說(shuō)明書(Specification)設(shè)計(jì)需求應(yīng)當(dāng)在多個(gè)層面考慮:系統(tǒng)級(jí)(SystemLevel)、子系統(tǒng)級(jí)（Sub-SystemLevel）、板級(jí)（BoardLevel）等等設(shè)計(jì)說(shuō)明書必須能夠被系統(tǒng)仿真驗(yàn)證正確設(shè)計(jì)說(shuō)明書的制定、仿真、驗(yàn)證占整個(gè)Project的1/4－1/3工作量2020年9月28日36自頂向下(Top-down)確定系統(tǒng)級(jí)算法（Algorithm）確定系統(tǒng)級(jí)架構(gòu)（Architecture）定義功能模塊（Functionalmodules）定義設(shè)計(jì)層次（Designhierarchy）確定子模塊（Sub－blocks）定義子模塊單元(Units)綜合,布局布線,適配,仿真,驗(yàn)證2020年9月28日37自頂向下(Top-down)FORSIMPLE:1.定義頂層模塊并確定子模塊(Definetop-levelblockandidentifythesub-blocks)2.細(xì)化子模塊直到底層邏輯單元(Dividesub-blockuntilwecometologiccells)2020年9月28日38自頂向下(Top-down)TopLevelBlockSubBlock1SubBlock3SubBlock2CellCellCellCellCellCell2020年9月28日39自底向上(Bottomup)用給定的工藝建立門單元(Gates)用門單元建立基本單元(BasicUnits)建立通用模塊(GeneralModules)組合這些模塊(AssembledModules)門級(jí)仿真(GateLevelSimulation)2020年9月28日40自底向上(Bottomup)FORSIMPLE:1.確定那些我們可以使用的單元(Identifybuildingblockthatareavailableforus)2.用這些模塊建立較大的單元

(Buildbiggercellsusingtheseblock)3.繼續(xù)直到頂層

(Continueuntilwebuildthetoplevel)

2020年9月28日41自底向上(Bottomup)TopLevelBlockMacroCell1MacroCell3MacroCell2CellCellCellCellCellCell2020年9月28日42比較傳統(tǒng)設(shè)計(jì)－自底向上

必須首先關(guān)注并致力于解決系統(tǒng)底層硬件的可獲得性,以及它們的功能特性的細(xì)節(jié)問題,在逐級(jí)設(shè)計(jì)和測(cè)試過(guò)程中,必須顧及目標(biāo)器件的技術(shù)細(xì)節(jié).設(shè)計(jì)的任意時(shí)刻,底層目標(biāo)器件的更換、缺貨、成本限制、性能參數(shù)限制等等不可預(yù)料的因素都可能使整個(gè)設(shè)計(jì)工作前功盡棄.因此,某些情況下,自底向上的設(shè)計(jì)方法是低效的,低可靠的,費(fèi)時(shí)費(fèi)力的,成本高昂的設(shè)計(jì)方法.2020年9月28日43比較現(xiàn)代設(shè)計(jì)－自頂向下

自頂向下的設(shè)計(jì)方法就是在設(shè)計(jì)流程中各環(huán)節(jié)逐步求精的過(guò)程.從自然語(yǔ)言的說(shuō)明到算法的HDL描述,系統(tǒng)的分解,RTL模型的建立,門級(jí)模型的產(chǎn)生,到最后可以物理布線實(shí)現(xiàn)的底層電路,就是從高抽象級(jí)別到低抽象級(jí)別的設(shè)計(jì)周期.基于強(qiáng)大的EDA工具,自頂向下的設(shè)計(jì)方法已經(jīng)成為大規(guī)模電路的設(shè)計(jì)首選,是ASIC和FPGA開發(fā)的主要設(shè)計(jì)手