沈陽航空航天大學(xué)課程設(shè)計(jì)報(bào)告諜程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)諜程設(shè)計(jì)題目：陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)院（系）：計(jì)算機(jī)學(xué)院專業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)班級(jí)：學(xué)號(hào)：姓名：指導(dǎo)教師：完成日期：2014年1月10日第1章總體設(shè)計(jì)方案11.1設(shè)計(jì)原理11.2設(shè)計(jì)思路21.3設(shè)計(jì)環(huán)境3第2章詳細(xì)設(shè)計(jì)方案32.1總體方案的設(shè)計(jì)與實(shí)現(xiàn)42.1.1總體方案的邏輯圖52.1.2器件的選擇與弓I腳鎖定52.1.3編譯、綜合、適配62.2功能模塊的設(shè)計(jì)與實(shí)現(xiàn)62.2.1一位全加器的設(shè)計(jì)與實(shí)現(xiàn)62.2.24位輸入端加法器的設(shè)計(jì)與實(shí)現(xiàn)92.2.3陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)12第3章硬件測試153.1編程下載153.2硬件測試及結(jié)果分析15參考文獻(xiàn)17附錄（電路原理圖）19考試資料.第1章總體設(shè)計(jì)方案1.1設(shè)計(jì)原理陣列乘法器采用類似人工計(jì)算的方法進(jìn)行乘法運(yùn)算。人工計(jì)算方法是用乘數(shù)的每一位去乘被乘數(shù)，然后將每一位權(quán)值對(duì)應(yīng)相加得出每一位的最終結(jié)果。如圖1.1所示，用乘數(shù)的每一位直接去乘被乘數(shù)得到部分積并按位列為一行，每一行部分積末位與對(duì)應(yīng)的乘數(shù)數(shù)位對(duì)齊，體現(xiàn)對(duì)應(yīng)數(shù)位的權(quán)值。將各次部分積求和,即將各次部分積的對(duì)應(yīng)數(shù)位求和即得到最終乘積的對(duì)應(yīng)數(shù)位的權(quán)值。為了進(jìn)一步提高乘法的運(yùn)算速度，可采用大規(guī)模的陣列乘法器來實(shí)現(xiàn)，陣列乘法器的乘數(shù)與被乘數(shù)都是二進(jìn)制數(shù)?？梢酝ㄟ^乘數(shù)從最后一位起一個(gè)一個(gè)和被乘數(shù)相與，自第二位起要依次向左移一位，形成一個(gè)陣列的形式。這就可將其看成一個(gè)全加的過程，將乘數(shù)某位與被乘數(shù)某位與完的結(jié)果加上乘數(shù)某位的下一位與被乘數(shù)某位的下一位與完的結(jié)果再加上前一列的進(jìn)位進(jìn)而得出每一位的結(jié)果，假設(shè)被乘數(shù)與乘數(shù)的位數(shù)均為4位二進(jìn)制數(shù)，即m=n=4,AxB可用如下豎式算出，加圖1.1所示。XXXX=A4 3 2 1XYYYY=B4321XY41XY41XYXY42 32XYXYXY43 33 23XYXYXY31 21 11XYXY22 12XY13（進(jìn)位）XYXYXYXY（進(jìn)位）44 ^-4 ^-4 T~4ZZZZZZZZ8 7 6 5 4 3 2 1圖1.1AxB計(jì)算豎式X,X,X,X,Y,Y,Y,Y為陣列乘法器的輸入端，Z-Z為陣列乘法器的輸出4 3 2 1 4 3 2 1 1 8端，該邏輯框圖所要完成的功能是實(shí)現(xiàn)兩個(gè)四位二進(jìn)制既A(X)*B(Y)的乘法運(yùn)算，其計(jì)算結(jié)果為C(Z)(其中A(X)=XXXX,B(Y)=YYYY,C(Z)=ZZZZZZZZ4321 4321 87654321而且輸入和輸出結(jié)果均用二進(jìn)制表示)。陣列乘法器的總原理加圖1.2所示。圖1.2陣列器的總原理圖1.2設(shè)計(jì)思路整體部分：陣列乘法器采用的是先逐位求解部分積，本課程設(shè)計(jì)要完成乂與丫的乘法運(yùn)算(X=XXXX,Y=YYYY)，采用自上而下的設(shè)計(jì)方法，頂層設(shè)計(jì)4321 4321采用8輸入和8輸出的一個(gè)自設(shè)置芯片，芯片內(nèi)部封裝16個(gè)模塊，構(gòu)成4x4的乘法陣列，加圖1.3所示，陣列的每一行送入乘數(shù)Y的每一位數(shù)位，而各行錯(cuò)開形成的每一斜列則送入被乘數(shù)的每一數(shù)位。圖1.3圖1.3陣列乘法器4x4陣列進(jìn)位，出單元部分：設(shè)計(jì)整體框圖中的每一個(gè)細(xì)胞模塊實(shí)現(xiàn)的功能是計(jì)算部分積和向高位的進(jìn)位。仿真部分：將整個(gè)電路連接好以后即可進(jìn)行仿真，用以驗(yàn)證設(shè)計(jì)是否正確。主要需要仿真的部分有：一位全加器、4輸入加法器以及整體電路圖。采用硬件描述語言進(jìn)行電路設(shè)計(jì)并實(shí)現(xiàn)給定的功能，設(shè)計(jì)的原理圖經(jīng)編譯、調(diào)試后形成*.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測試驗(yàn)證設(shè)計(jì)的正確性。陣列乘法器是由十六個(gè)模塊組成，每一個(gè)模塊構(gòu)包括一個(gè)與門和一位全加器。具體的各個(gè)模塊的設(shè)計(jì)在模塊設(shè)計(jì)中一一呈現(xiàn)。1?3設(shè)計(jì)環(huán)境(1)硬件壞境：偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀、XCV200實(shí)驗(yàn)版、微機(jī)。具體內(nèi)容如下：C0P2000實(shí)驗(yàn)儀：COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)平臺(tái)、升關(guān)電源、軟件三大部分組成實(shí)驗(yàn)平臺(tái)上有寄存器組R0-R3、運(yùn)算單元、累加器A、暫存器B、直通/左移/右移單元、地址寄存器、程序計(jì)數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲(chǔ)器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器、擴(kuò)展座、總線插孔區(qū)、微動(dòng)開關(guān)/指示燈、邏輯筆、脈沖源、20個(gè)按鍵、字符式LCD、RS232口。XCV200實(shí)驗(yàn)版：在COP2000實(shí)驗(yàn)儀中的FPGA實(shí)驗(yàn)版主要用于設(shè)計(jì)性實(shí)驗(yàn)和課程設(shè)計(jì)實(shí)驗(yàn)，它的核心器件是20萬門XCV200的FPGA芯片。用FPGA實(shí)驗(yàn)板可設(shè)計(jì)8位16位和32位模型機(jī)（2）軟件壞境：Xilinxfoundationf3.1設(shè)計(jì)軟件、COP2000仿真軟件。Xilinxfoundationf3.1是Xilinx公司的可編程期間開發(fā)工具，該平臺(tái)功能強(qiáng)大，主要用于百萬邏輯門設(shè)計(jì)。該系統(tǒng)由設(shè)計(jì)入口工具、設(shè)計(jì)實(shí)現(xiàn)工具、設(shè)計(jì)驗(yàn)證工具三大部分組成。COP2000集成開發(fā)環(huán)境是為COP2000實(shí)驗(yàn)儀與PC機(jī)相連進(jìn)行高層次實(shí)驗(yàn)的配套軟件，它通過實(shí)驗(yàn)儀的串行接口和PC機(jī)的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試FPGA實(shí)驗(yàn)等功能，該軟件在Windows下運(yùn)行。第2章詳細(xì)設(shè)計(jì)方案2.1總體方案的設(shè)計(jì)與實(shí)現(xiàn)本課設(shè)采用自上而下的設(shè)計(jì)方法，其頂層方案圖實(shí)現(xiàn)4x4位陣列乘法器的邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，把16個(gè)細(xì)胞模塊封裝在自設(shè)置的芯片內(nèi)，電路實(shí)現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號(hào)安排到XCV200指定的弓|腳上去，實(shí)現(xiàn)芯片的弓I腳鎖定，即在每一個(gè)IPAD與OPAD都鎖定一個(gè)弓I腳。

2.1.1總體方案的邏輯頂層圖形文件主要由四位被乘數(shù)輸入端(XXXX)、四位乘數(shù)輸入端(YYYY)4321 4321和八位乘積輸出端(ZZZZZZZZ)。876543214x4陣列乘法器總設(shè)計(jì)框圖可利用Xilinxfoundationf3.1模塊實(shí)現(xiàn)頂層圖形文件的設(shè)計(jì)，頂層圖形文件結(jié)構(gòu)加圖2.1所示。LOOP33L：C=PjiLOOP35L0fcP36L：C=P-8LOOP33L：C=PjiLOOP35L0fcP36L：C=P-8LOt>P39L0OP40LOOP41IFAI\KtlK1 ClSI/0PMir/j .碩Q 口每UFS3 <OPitDIFAI %_.必碩■fl 71頸FZZ3 /OP^J)IF/J\.<；ELf54-_〈 MMIF"\仲W 苫25/DPMIFAI'xY2 36^EIF玨_/QPMIF"\.4uf M《LF <OPftDir/ic\創(chuàng)74 S領(lǐng)FEZB_/OPiW JHEUfkciF、UIACDP?FILE=ADD11.3CH_：l==73LOC=P93.QC=P90LOC=P10?_QC=P1D8-OC-P1D9LOC=P12I_：匚=口’正圖2.14x4陣列乘枝器總設(shè)計(jì)框圖2.1.2器件的選擇與引腳鎖定暑件的選擇硬件設(shè)計(jì)環(huán)境以偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和XCV200實(shí)驗(yàn)版為硬件平臺(tái)，采用Xilinxfoundationf3.1設(shè)計(jì)工具和COP2000仿真軟件。《腳鎖定把頂層圖形文件中的輸入/輸出信號(hào)安排到XlinxXCV200芯片指定的弓|腳上去，實(shí)現(xiàn)芯片的弓I腳鎖定，各信號(hào)及XlinxXCV200芯片弓|腳對(duì)應(yīng)關(guān)系如表2.1所示。表2.1信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系陣列乘法器內(nèi)部信號(hào)原理圖中的信號(hào)XCV200芯片弓|腳Y4YY4P41

Y3YY3P40Y2YY2P39Y1YY1P38X4XX4P36X3XX3P35X2XX2P34X1XX1P33Z8ZZ8P125Z7ZZ7P124Z6ZZ6P109Z5ZZ5P108Z4ZZ4P107Z3ZZ3P99Z2ZZ2P93Z1ZZ1P782.1.3編譯、綜合、適配利用Xilinxfoundationf3.1對(duì)頂層圖形文件進(jìn)行編譯、綜合、優(yōu)化、邏輯分割、適配和布線，生成可供時(shí)序仿真的文件和器件下載編程文件。2.2功能模塊的設(shè)計(jì)與實(shí)現(xiàn)4x4陣列乘法器的每一個(gè)模塊都是由一個(gè)兩輸入與門和一個(gè)全加器組成的，設(shè)計(jì)時(shí)將與門和全加器使用原理圖輸入設(shè)計(jì)方式實(shí)現(xiàn)陣列乘法器一個(gè)模塊的功能。下面分成三大塊：由小單元器件模塊到最終陣列乘法器大功能模塊（其中包括：功能表，仿真圖）2.2.1一位全加器的設(shè)計(jì)與實(shí)現(xiàn)2.2.1.1功能描述

一位全加器指兩個(gè)多位二進(jìn)制數(shù)中的某一位的加法運(yùn)算電路，其輸入變量有3個(gè)：被加數(shù)XN、加數(shù)YN、低一位的進(jìn)位輸入CIN;輸出變量有2個(gè)：產(chǎn)生的?OFNT進(jìn)位輸出COUT。一位全加器的真值表如表2.1所示。表2.2一位全加器真值表XNYNCINCOUTFN0000000101010010111010001101001100011111由表可寫出邏輯表達(dá)式如下:COUTN=(YN),(CIN)(XN),+(XN),(CIN),(YN)+(YN),(CIN),(XN)+(YN)(CIN)(XN)FN=(YN)(CIN)(XN),+(XN)(CIN)(YN),+(YN)(XN)(CIN),+(YN)(CIN)(XN)化簡結(jié)果如下：COUTN=(XN)(YN)+CIN(XN十YN)FN=XN十YN十CIN2.2.1.2電路圖根據(jù)邏輯表達(dá)式的化簡結(jié)果可得一位全加器的邏輯圖，如下圖2.2所示:

圖2.2-位全加器的電路圖一位全加器可以由兩個(gè)與門，三個(gè)異成門及一個(gè)或門構(gòu)成，XN,YN,CIN分別表示乘數(shù)與被乘數(shù)的一位二進(jìn)制數(shù)和來自低位的進(jìn)位。2.2.1.3功能仿真仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，用高電平代表輸入的二進(jìn)制數(shù)為1,低電平代表輸入的二進(jìn)制數(shù)為0,本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的一位全加器電路進(jìn)行仿真。(1)建立仿真波形文件及仿真信號(hào)選擇:功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如功能表2.1所示。2屈祖BieakZ.1U￡.5PteJ如uElieEDai?uveforrileviesQptapdsIqdLiYaerfHinloinHeLp同回宣2屈祖BieakZ.1U￡.5PteJ如uElieEDai?uveforrileviesQptapdsIqdLiYaerfHinloinHeLp同回宣包啟姓|F響缺 zl4|”|環(huán)I IgCi=|C^^|cl*mmiLil5E. ISue|3-￡uspxu |LIIII11IIIIIIIIIIIIIIIIIIIIIIIIII11IIIIIIIIIMIIIIiU2.CUT-OU2.COUT一o1JZ.FN-BusStabsHoldCtilkryIodiagImiliEW.Can匚el|Mute| F“徂|Hid|i|—[1-H.rt￡?iitbViCTer0]—3111XLEFuiUlll祖土■CM1F3_1圖2.3-位全加器的功能仿真圖111111111GOQzls111111111u'l.,,,L_￡uf111111111fi11ii0.0(2)功能仿真結(jié)果與分析上圖2.3是一位全加器的功能仿真波形結(jié)果，而仿真數(shù)據(jù)結(jié)果加表2.1所示，當(dāng)輸入分別為000、001、010、011、100、101、110、111時(shí)，相對(duì)應(yīng)的輸出分別為00、01、01、10、01、00、00、11,對(duì)表與仿真圖的結(jié)果進(jìn)行對(duì)此，可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計(jì)正確性

2.2.24位輸入端加法器的設(shè)計(jì)與實(shí)現(xiàn)2.2.2.1功能描述4位輸入端加法器是在一位全加器的基礎(chǔ)之上加上一個(gè)與門所構(gòu)成，其真值表加表2.3所示。表2.34位輸入端加法器真值表XINYINPARTINCNINCNOUTPARTOUT000000001110010000011110100000101100110010111111000100001010010100011010100100101010110101111011其中XIN、YIN表示乘數(shù)與被乘數(shù)多位二進(jìn)制中的一位二進(jìn)制數(shù),CNIN表示進(jìn)位輸入,CNOUT表示進(jìn)位輸出,PARTOUT表示部分積。2.2.2.2電路圖4位輸入端加法器可以由一個(gè)與門和一位全加器構(gòu)成，加法器的邏輯圖加下圖2.4所示：YIND圖2.44位輸入端加法器電路圖注：AND表示兩個(gè)邏輯量相與，XOR表示兩個(gè)邏輯量相異成，OR表示兩個(gè)邏輯量相成。陣列乘法器由十六個(gè)相同的基本乘法器模塊構(gòu)成，每一個(gè)模塊的內(nèi)部圖加上圖2.4所示，由四個(gè)輸入端（XIN，YIN，PARTIN，CNIN），兩個(gè)輸出端（PARTOUT，CNOUT）組成。實(shí)現(xiàn)XIN，YIN與完后和PARTIN，CNIN相加后，PARTOUT輸出部分積結(jié)果加到同一列的下一行的模塊上,CNOUT輸出結(jié)果加到同一行的下一列的模塊上。依次類推將結(jié)果輸出。2.2.2.3功能仿真仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，用高電平代表輸入的二進(jìn)制數(shù)為1,低電平代表輸入的二進(jìn)制數(shù)為0，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的4端輸入加法器電路進(jìn)行仿真。（1）建立值真波形文件及值真信號(hào)選擇：功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如功能表2.3所示。

舊ElI己end.I'l'wfm!fisTiceQptLiMl^d?5J￡i?*iLTidinH.?lp通W轡I邕I彥舊ElI己end.I'l'wfm!fisTiceQptLiMl^d?5J￡i?*iLTidinH.?lp通W轡I邕I彥I |Fun匚囪nMjj|'I#4|50帝 W]O||BE工||ft|tii|c.==^=iiikimmj^Onj/dia"jj-1-1-0.~fl.fl111111111EDOn?■1nil111E'U IE. pus111111i11Lhiluin1111111111DillIlli11usH.-fqsI■illiniIni1111111a.d5ueU2.P&EOUT虐.CHDUT..圖2.54位輸入端加法器的功能仿真圖（2）功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖2.5所示，仿真數(shù)據(jù)結(jié)果加表2.3所示。對(duì)表2.3與仿真圖2.5的結(jié)果進(jìn)行對(duì)此，當(dāng)輸入分別為0000、0011、0100、0111、1000、1011、1100、1111、0001、0010、0101、0110、1001、1010、1101、1110,相對(duì)應(yīng)的輸出分別為00、10、00、10、00、00、10、11、00、10、00、10、00、10、01、11,可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計(jì)正確性2.2.2.44輸入端加法器的封裝為了能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用此器件，需要為此器件創(chuàng)建一個(gè)元件圖形符號(hào)，可用XilinxFoundation3.1編譯器的CreateSymbol模塊實(shí)現(xiàn)。此元件如下圖2.6所示（為圖2.4的封裝圖）。CNOUTCNINPARTINPARTOUTKINYIN圖2.64位輸入端加法器的封裝圖2.2.3陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)2.2.3.1功能描述4x4陣列乘法器可以由16個(gè)4輸入加法器模塊構(gòu)成，一個(gè)模塊由三個(gè)與門、三個(gè)異成門和一個(gè)或門組成。輸入方式采用原理圖輸入設(shè)計(jì)方式。四個(gè)輸入為XIN、YIN、PARTIN,CNIN，兩個(gè)輸出為PARTOUT、CNOUT。X、X、X、X為陣TOC\o"1-5"\h\z12 3 4列乘法器的四個(gè)被乘數(shù)輸入端Y、Y、Y、Y為四個(gè)乘數(shù)輸入端。將輸入輸出連12 3 4接在模塊上°Z、Z、Z、Z、Z、Z、Z、Z為八個(gè)乘積的輸出端。陣列乘法器1 2 3 4 5 6 7 8的部分真值表如下表2.4所示。表2.4陣列乘法器部分真值表X1-X4Y1-Y4Z8-Z10100011100001100010110000001010001101010000111101000111000001111111110100100101110110101100000100101001101111000100101000001011011111111111000012.2.3.2電路圖陣列乘法器的電路圖如下圖2.7所示

r&「UMarr&「UMarc- -Ul—i：mi WThMIDl'T mU6ChA-lChtiWIOulrr<ADD2：5FILE-ADD22SCH*Chti:hO.10rri圖2.74x4陣列乘法器電路圖2.2.3.3功能仿真仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，用高電平代表輸入的二進(jìn)制數(shù)為1,低電平代表輸入的二進(jìn)制數(shù)為0,本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的4端輸入加法器電路進(jìn)行仿真。MLogiaS 一￡111nxtoux.'lii.'ti4nJ3.|口XBieakITin111HIIc;——|rii<」l一4三 I~~]MLogiaS 一￡111nxtoux.'lii.'ti4nJ3.|口XBieakITin111HIIc;——|rii<」l一4三 I~~]FileSignalVavcEarniDeviceOpticxiz7nnls己nrWindniflHelpW|IP1|菖|邕略'|愆|FumliDnai司|oft|時(shí)|前，lU1.KILUl.K2lUl.K3LUJ..K4lUl.71lUl.72lUl.73LUl.恥oUl.zi0.03王I疝I|[ud.dj- 色*?■.Vitwci0J|5Q0nsllusM111111111111111111111111IIIL--5USiiii11111￡usIII111111111UE111113U￡ll111111la.5usH11111114U5l1111llll4.5US11111iiii5USIIII111115.5USill1111112.7us_x]ILauw High1二：IUr^i_x||H^h_ZII|mHAII| L，。I5Bus：Slate0HoldCtrlkcptodragtr日就ions.C：ancH|Utine|FastHelp圖2.84x4陣列乘法器功能仿真圖建立仿真波形文件及仿真信號(hào)選擇：功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如功能表2.4所示。功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖2.8所示，仿真數(shù)據(jù)結(jié)果加表2.4所示。對(duì)表2.4與仿真圖2.8的結(jié)果進(jìn)行對(duì)此，當(dāng)X、Y輸入的分別為0100x0111、0101x1000、0110x1010、1000x1110、1111x1010、1011x0101、0101x0011、1001x0100、1111x1111,相對(duì)應(yīng)的輸出結(jié)果分別為00001100、00010100、00011110、00001111、01001011、10000010、01111000、00010110、11100001(此仿真圖從Z8到4的順序看)，可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計(jì)正確性。第3章硬件測試3.1編程下載利用COP2000仿真軟件的編程下載功能，將得到ADD.bit文件下載到XCV200實(shí)驗(yàn)版的XCV200可編程邏輯芯片中。3.2便件測試及結(jié)果分析利用XCV200實(shí)驗(yàn)板進(jìn)行硬件功能測試。陣列乘法器的輸入數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的輸入開關(guān)k4實(shí)現(xiàn)，輸出數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的發(fā)光二極管LED指示燈實(shí)現(xiàn)，其對(duì)應(yīng)關(guān)系加表3.2所示。表3.1XCV200實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系XCV200芯片引腳信號(hào)XCV200實(shí)驗(yàn)板鎖腳號(hào)XCV200實(shí)驗(yàn)板對(duì)應(yīng)的開關(guān)X1P033K4：0X2P034K4：1X3P035K4：2X4P036K4：3Y1P038K4：42P039K4：5

Y3P040K4：6Y4P041K4：7Z1P078B0Z2P093B1Z3P099B2Z4P107B3Z5P108B4Z6P109B5Z7P124B6Z8P125B7硬件測試圖加圖3.2所示，當(dāng)輸入：XXXX為1111,YYYY為1111時(shí)其結(jié)1234 123 4果輸出：E1即(11100001),查相應(yīng)功能表2.4,得結(jié)果為正確可以看出硬件測試結(jié)果是正確的，說明電路設(shè)計(jì)完全正確。-□Ixl]?U.L也「1占&]歸.153,154,JS5.156]-□Ixl]?U.L也「1占&]歸.153,154,JS5.156]空193?194.,”5,199.200,201?332]73,174,173,】明〉150.161,]62?153】#習(xí)女020耳207,31?：?157,】倒，1】6——213,J36, 211,21S, 22D,221,222,2Z3——2J4,J2E^ 23?230, 231?232?234,235 姑了——23fi,：237, 233,H13, 004,005,mfi?0D7—03],042, 04tfrD52, 057r0t^PM8,0?4 igg—020,02lP 023r024, 025P036P02?,028 la3m?,OJD. OIL012, 0L3.0nr0)8.0L9 i3]093.OSIP10?,106.Lffir12L)25——1^7,132,L7B,134,135,2D3?1]L,1LO——D33,U34；D3J；D36,Q3E,D豆D4Q,04-1——S角口5.口*,DJ3,口5烏049..D4&047——M3,0￡4?065,呻0?0?071.D72,0?3——079,Q80P0ElrCS2,084P0E5PW+,Q95P