復(fù)雜可編程邏輯器件第1頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月器件名稱(chēng)集成規(guī)模/門(mén)I/O端數(shù)宏單元數(shù)觸發(fā)器數(shù)編程EPM956012000216560772EEPROMEPM5032600243232EPROMEPF10K1010000134-(1)720SRAMEPX81603200172160160快閃SRAMAT510051005252128EPROMATV750750101020EPROMpLSI332014000160320480EEPROMpLSI20321000323232EEPROMM5-51220000256512512EEPROMXC402525000192-(2)2560SRAMXC7354-(3)5454108EPROM表8-3-1

部分CPLD產(chǎn)品(1)有576個(gè)邏輯單元；(2)有1024個(gè)可編程邏輯模塊；(3)等效6個(gè)PAL22V108.3.1

概述CPLD大致可以分為兩類(lèi)，一類(lèi)是由GAL器件發(fā)展而來(lái)，其主體是與陣列和宏單元結(jié)構(gòu)，稱(chēng)為CPLD的基本結(jié)構(gòu)；另一類(lèi)是分區(qū)陣列結(jié)構(gòu)的CPLD。第2頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月8.3.2

CPLD的基本結(jié)構(gòu)邏輯圖１．共享相鄰乘積項(xiàng)和結(jié)構(gòu)每個(gè)邏輯單元中含有兩個(gè)或項(xiàng)輸出，而每個(gè)或項(xiàng)均由固定的幾個(gè)乘積項(xiàng)輸入。每個(gè)或項(xiàng)輸出均可連接到相鄰的連接單元，甚至本單元中的兩個(gè)或項(xiàng)都可用于相鄰的兩個(gè)邏輯單元。２．“隱埋”觸發(fā)器結(jié)構(gòu)在CPLD基本結(jié)構(gòu)的宏單元內(nèi)含有兩個(gè)或兩個(gè)以上的觸發(fā)器，其中只有一個(gè)觸發(fā)器可與I/O引出端相連，其余均為“隱埋”觸發(fā)器。它們不與I/O引出端相連，但有自己的內(nèi)部輸入信號(hào)，其輸出可以通過(guò)相應(yīng)的緩沖電路反饋到與陣列，構(gòu)成較復(fù)雜的時(shí)序電路。第3頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月≥1≥1≥1C11ＫQ1JRI/O輸出選擇反饋選擇極性選擇結(jié)構(gòu)選擇輸出使能時(shí)鐘反饋到

邏輯陣列來(lái)自邏輯陣列同步時(shí)鐘VCC圖8-3-2觸發(fā)器類(lèi)型可編程結(jié)構(gòu)３．觸發(fā)器類(lèi)型可編程結(jié)構(gòu)通過(guò)對(duì)輸出觸發(fā)器編程，可實(shí)現(xiàn)4種不同類(lèi)型的觸發(fā)器結(jié)構(gòu)，即D、T、J-K和R-S觸發(fā)器。它們與邏輯宏單元相配置，可實(shí)現(xiàn)多種邏輯電路結(jié)構(gòu)。第4頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月小規(guī)模PLD互聯(lián)資源(a)(b)(c)圖8-3-3

CPLD三種全局互聯(lián)結(jié)構(gòu)示意8.3.3

CPLD的分區(qū)陣列結(jié)構(gòu)分區(qū)陣列結(jié)構(gòu)，即將整個(gè)器件分為若干個(gè)區(qū)。有的區(qū)包含若干個(gè)I/O端、輸入端及規(guī)模較小的與、或陣列和宏單元，相當(dāng)于一個(gè)小規(guī)模的PLD；有的區(qū)只是完成某些特定的邏輯功能。各區(qū)之間可通過(guò)幾種結(jié)構(gòu)的可編程全局互連總線(xiàn)連接。第5頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月UIMFFB輸出FBI/O

模塊FBFFBFBFB輸出I/O

模塊快速輸入圖8-3-4通用互連陣列UIM結(jié)構(gòu)１．通用互連陣列UIM（UniversalInterconnectMatrix）結(jié)構(gòu)UIM結(jié)構(gòu)中含有快速功能模塊FFB和高集成度功能模塊FB。兩種模塊以及I/O模塊通過(guò)通用互連矩陣連接。FFB和FB都采用GAL型結(jié)構(gòu)。FFB適用于快速編（解）碼和高速時(shí)序邏輯電路；FB適用于邏輯功能復(fù)雜且對(duì)時(shí)序要求不高的場(chǎng)合及復(fù)雜的組合邏輯電路。采用通用互連矩陣UIM進(jìn)行器件內(nèi)部邏輯連接，可保證所有連接路徑延遲時(shí)間相同。第6頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月MAX結(jié)構(gòu)由邏輯陣列塊LAB（LogicArrayBlock）、I/O模塊和可編程互連陣列PIA（ProgrammableInterconnectArray）構(gòu)成。邏輯圖２．多陣列矩陣MAX（MultipleArrayMatrix）結(jié)構(gòu)MAX結(jié)構(gòu)中，每個(gè)宏單元有一個(gè)可編程的與陣列和一個(gè)固定的或陣列，以及一個(gè)具有獨(dú)立可編程時(shí)鐘、時(shí)鐘使能、清除和置位功能的可配置觸發(fā)器。每16個(gè)宏單元組成一組，構(gòu)成一個(gè)靈活的邏輯陣列模塊LAB。多個(gè)LAB通過(guò)可編程互連陣列PIA和全局總線(xiàn)相連。每個(gè)LAB還與相應(yīng)的I/O控制模塊相連，以提供直接的輸入和輸出通道。第7頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月３．靈活邏輯單元陣列FLEX（FlexibleLogicElementMatrix）結(jié)構(gòu)邏輯圖FLEX結(jié)構(gòu)由嵌入陣列塊EAB、邏輯陣列模塊LAB、邏輯單元LE、I/O單元IOE和行列快速互連通道構(gòu)成。LE是FLEX結(jié)構(gòu)中最小的邏輯單元，每個(gè)LE含有一個(gè)提供4輸入組合邏輯函數(shù)的查找表LUT以及一個(gè)能提供時(shí)序邏輯能力的可編程寄存器。每8個(gè)LE組成一組，構(gòu)成一個(gè)LAB。每個(gè)LAB是獨(dú)立的一個(gè)模塊，其中的LE具有共同的輸入、互連與控制信號(hào)。EAB由RAM/ROM和相關(guān)的輸入、輸出寄存器構(gòu)成?？商峁┒辔黄瑑?nèi)存儲(chǔ)器。LAB和EAB排成行與列，構(gòu)成二維邏輯陣列，內(nèi)部信號(hào)的互連是通過(guò)行、列快速互連通道和LAB局部互連通道實(shí)現(xiàn)的。第8頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月４．其他結(jié)構(gòu)形式(1)大塊結(jié)構(gòu)邏輯圖全局布線(xiàn)區(qū)GRP可將所有器件內(nèi)的邏輯連接起來(lái)，并提供固定的傳輸延遲時(shí)間，以實(shí)現(xiàn)時(shí)序與器件內(nèi)部邏輯布線(xiàn)無(wú)關(guān)的設(shè)計(jì)。通用邏輯塊GLB由與陣列、乘積項(xiàng)共享陣列和邏輯宏單元構(gòu)成。每個(gè)GLB相當(dāng)于一個(gè)GAL器件，可編程為5種工作模式，并具有乘積項(xiàng)共享功能。輸入/輸出單元IOC可編程為輸入、輸出和雙向模式。輸出布線(xiàn)區(qū)ORP是介于GLB和IOC之間的可編程互連陣列，以連接GLB輸出到I/O單元。第9頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月時(shí)鐘發(fā)生器I/0單元輸出開(kāi)關(guān)矩陣輸入開(kāi)關(guān)矩陣宏單元邏輯分配器與陣列時(shí)鐘發(fā)生器I/0單元輸出開(kāi)關(guān)矩陣輸入開(kāi)關(guān)矩陣宏單元邏輯分配器與陣列時(shí)鐘發(fā)生器I/0單元輸出開(kāi)關(guān)矩陣輸入開(kāi)關(guān)矩陣宏單元邏輯分配器與陣列時(shí)鐘發(fā)生器I/0單元輸出開(kāi)關(guān)矩陣輸入開(kāi)關(guān)矩陣宏單元邏輯分配器與陣列......中央開(kāi)關(guān)矩陣時(shí)鐘GAL塊GAL塊圖8-3-8中央開(kāi)關(guān)矩陣結(jié)構(gòu)(2)中央開(kāi)關(guān)矩陣結(jié)構(gòu)中央開(kāi)關(guān)矩陣結(jié)構(gòu)由多個(gè)GAL塊和一個(gè)中央可編程開(kāi)關(guān)矩陣互連而成。接收所有來(lái)自專(zhuān)用輸入和輸入到中央開(kāi)關(guān)矩陣的信號(hào)，并將它們送到各GAL塊。第10頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月圖8-3-9

XC7354的基本結(jié)構(gòu)UIMFFB1輸出9129FB6219I/O模塊318FB52193FFB2輸出9129FB3219I/O模塊318FB42193快速輸入12128.3.4

典型器件及應(yīng)用舉例（一）XC7354器件１．基本結(jié)構(gòu)XC7354屬于通用互連陣列UIM結(jié)構(gòu)型器件。由4個(gè)高集成度功能模塊FB和2個(gè)快速功能模塊FFB構(gòu)成，模塊之間通過(guò)通用互連矩陣UIM連接。第11頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月1295&≥1&12C11DQ2快速時(shí)鐘全局高速

輸出使能前面宏單元

的乘積和與陣列乘積項(xiàng)

控制后面宏單元

的乘積和每個(gè)宏單元

5個(gè)獨(dú)享乘積項(xiàng)寄存器

透明控制9個(gè)宏單元之一反饋到UIM從引出端反饋到UIM9個(gè)來(lái)自FFB

宏單元的反饋24個(gè)來(lái)自

UIM的輸入12個(gè)快速輸入圖8-3-10

XC7354快速功能模塊FFB原理圖S/R(1)快速功能模塊（FFB）24個(gè)輸入，每個(gè)輸入可從三種輸入信號(hào)中選擇。共45個(gè)乘積項(xiàng)，每5個(gè)驅(qū)動(dòng)1個(gè)宏單元，其中4個(gè)經(jīng)或非運(yùn)算作為觸發(fā)器輸入，第5個(gè)作為S/R信號(hào)。第12頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月1≥1&≥1&1C1QC11D/1TQ1D/1T宏單元N+1S/R宏單元N快速時(shí)鐘來(lái)自前面宏單元單個(gè)乘積項(xiàng)輸出可提供8～36個(gè)

乘積項(xiàng)和輸出圖8-3-11快速功能模塊乘積項(xiàng)的擴(kuò)展每個(gè)宏單元的乘積項(xiàng)或門(mén)可以利用快速功能模塊的乘積項(xiàng)分配電路被擴(kuò)展，提供乘積項(xiàng)分配的靈活性。將乘積項(xiàng)的和分配到相鄰宏單元，相當(dāng)于使乘積項(xiàng)的或門(mén)擴(kuò)展了4個(gè)輸入，因此最多可實(shí)現(xiàn)36個(gè)乘積項(xiàng)的復(fù)雜邏輯電路。第13頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月(2)高集成度功能模塊（FB）邏輯圖FB采用GAL型結(jié)構(gòu)，帶有可編程乘積項(xiàng)陣列和可編程多個(gè)宏單元。各FB通過(guò)UIM連接，每個(gè)FB可以從UIM接收21個(gè)信號(hào)，還可以從快速外輸入引出端得到3個(gè)信號(hào)。每個(gè)FB包含9個(gè)宏單元，每個(gè)宏單元包括5個(gè)獨(dú)享乘積項(xiàng)。每個(gè)模塊中還有12個(gè)共享乘積項(xiàng)，可以被模塊中的任意1個(gè)或9個(gè)宏單元使用。算術(shù)邏輯單元ALU的輸出驅(qū)動(dòng)一個(gè)可編程D觸發(fā)器，其時(shí)鐘源是可編程的。宏單元的輸出除驅(qū)動(dòng)器件的輸出緩沖器外，還可反饋?zhàn)鳛閁IM的輸入。第14頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月圖8-3-13

ALU原理圖=1≥1函數(shù)

發(fā)生器&D1D2&進(jìn)位鏈控制進(jìn)位輸入去宏單元

觸發(fā)器進(jìn)位輸出乘積項(xiàng)

和D1乘積項(xiàng)

和D2或非或與非與反輸入反輸入原輸入原輸入或非或與非與異或非異或邏輯功能邏輯功能表8-3-2

2輸入函數(shù)發(fā)生器邏輯功能ALU有兩種編程模式，即邏輯編程模式和算術(shù)編程模式。在邏輯編程模式中，ALU是一個(gè)2輸入函數(shù)發(fā)生器，產(chǎn)生任何2輸入的邏輯函數(shù)；在算術(shù)編程模式中，ALU可被編程為一個(gè)具有超前進(jìn)位的全加器，產(chǎn)生2輸入的算術(shù)和或算術(shù)差。超前進(jìn)位可以在相鄰宏單元傳遞，甚至可以跨越FB傳遞。第15頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月(3)通用互連矩陣（UIM）UIM從每個(gè)宏單元的輸出端、I/O引出端和專(zhuān)用輸入引出端上輸入信號(hào)，通過(guò)無(wú)限制的交叉開(kāi)關(guān)對(duì)FB產(chǎn)生21個(gè)輸出，對(duì)FFB產(chǎn)生24個(gè)輸出。各UIM輸入可通過(guò)編程連接到任何UIM的輸出，信號(hào)通過(guò)UIM的延遲是固定的，與UIM內(nèi)部的布線(xiàn)、扇入和扇出無(wú)關(guān)。(4)I/O模塊邏輯圖宏單元直接通過(guò)三態(tài)輸出緩沖器驅(qū)動(dòng)輸出，每個(gè)三態(tài)緩沖器由OE乘積項(xiàng)單獨(dú)控制。兩個(gè)專(zhuān)用快速使能信號(hào)可用來(lái)代替OE乘積項(xiàng)或同OE乘積項(xiàng)一起控制輸出。每個(gè)器件信號(hào)輸入可以被設(shè)置為直通模式、鎖存模式和寄存模式。第16頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月２．應(yīng)用舉例例8-4用XC7354器件實(shí)現(xiàn)一個(gè)4位超前進(jìn)位加法器。圖8-3-15

4位超前進(jìn)位加法器的ALU配置D1D2CinCoutFA0B0D1D2CinCoutFA1B1D1D2CinCoutFA2B2D1D2CinCoutFA3B3宏單元1

寄存器S0宏單元2

寄存器S1宏單元3

寄存器S2宏單元4

寄存器S3宏單元5

寄存器Sout4位

超前

進(jìn)位

加法器A0B0A1B1A2B2A3B3CinS0S1S2S3Cout

解使用XC7354中一個(gè)FB中相鄰的5個(gè)宏單元，即可實(shí)現(xiàn)4位超前進(jìn)位加法器。第17頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月（二）EPF10K20器件１．基本結(jié)構(gòu)EPF10K20器件采用SRAM制造工藝和靈活邏輯單元陣列FLEX結(jié)構(gòu)，主要由嵌入陣列塊(EAB)、邏輯陣列塊(LAB)、邏輯單元(LE)、I/O單元(IOE)和行、列快速互連通道構(gòu)成。EPF10K20帶有6個(gè)EAB、144個(gè)LAB和1152個(gè)邏輯單元，最大I/O數(shù)目為189，嵌入陣列塊EAB可提供12288位存儲(chǔ)器。EPF10K20還包含6個(gè)專(zhuān)用輸入引出端，可用于高速全局控制信號(hào)。(1)邏輯單元（LE）邏輯單元LE（LogicElement）是EPF10K20結(jié)構(gòu)中最小的邏輯單位。第18頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月查找表

LUT進(jìn)位鏈級(jí)聯(lián)鏈置位/復(fù)位

邏輯≥1DATA1DATA2DATA3DATA4進(jìn)位輸入級(jí)聯(lián)輸入可編程觸發(fā)器PRn1DC1ENACLRnQ到快速

互聯(lián)通道到LAB局部

互聯(lián)通道時(shí)鐘選擇進(jìn)位輸出級(jí)聯(lián)輸出LABCTRL1LABCTRL2全局復(fù)位LABCTRL3LABCTRL4圖8-3-16

EPF10K20邏輯單元每個(gè)LE含有一個(gè)4輸入查找表LUT，能快速產(chǎn)生4變量的任意邏輯函數(shù)輸出。LE還包括一個(gè)帶同步使能的可編程觸發(fā)器和一個(gè)進(jìn)位鏈、一個(gè)級(jí)聯(lián)鏈。LE產(chǎn)生兩個(gè)輸出，可獨(dú)立進(jìn)行控制。第19頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月≥14輸入

LUT圖8-3-17

EPF10K20邏輯單元正常工作模式&●1DC1ENAQ到快速

互聯(lián)通道到局部

互聯(lián)通道級(jí)聯(lián)輸入進(jìn)位輸入DATA1DATA2DATA3DATA4級(jí)聯(lián)輸出進(jìn)位鏈和級(jí)聯(lián)鏈可連接鄰近的LE而不占用局部互連通道。進(jìn)位鏈適用于實(shí)現(xiàn)高速計(jì)數(shù)器和加法器，級(jí)聯(lián)鏈可實(shí)現(xiàn)最小時(shí)延的多輸出邏輯函數(shù)。EPF10K20邏輯單元有4種工作模式，即正常模式、運(yùn)算模式、加/減計(jì)數(shù)模式和可清除的計(jì)數(shù)模式，每種模式對(duì)LE資源的使用不同。第20頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月00000140011103110010201010011000000CP表8-3-3

五進(jìn)制計(jì)數(shù)器狀態(tài)轉(zhuǎn)移表例8-5用查找表LUT結(jié)構(gòu)實(shí)現(xiàn)一個(gè)五進(jìn)制計(jì)數(shù)器。

解用當(dāng)前狀態(tài)作為地址碼，輸出寄存器作為地址寄存器，采用查找表LUT實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)器結(jié)構(gòu)如下：輸出

寄存器LUT1LUT2LUT3000001010011100D1D2D3地址碼001010011100000地址碼表圖8-3-18

LUT實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)器結(jié)構(gòu)圖第21頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月4LE14LE24LE34LE44LE54LE64LE74LE882446222248164816LAB

局部互連LAB

控制信號(hào)進(jìn)位輸出

級(jí)聯(lián)輸出列互連列到

行互連直接輸入和全局信號(hào)行互連圖8-3-19

EPF10K20邏輯陣列塊LAB(2)邏輯陣列塊（LAB）一個(gè)LAB包括8個(gè)LE、與相鄰LAB相連的進(jìn)位鏈和級(jí)聯(lián)鏈、LAB控制信號(hào)以及LAB局部互連通道。進(jìn)位輸入

級(jí)聯(lián)輸入第22頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月(3)嵌入陣列塊（EAB）邏輯圖EAB是由輸入和輸出端帶有寄存器的片內(nèi)RAM/ROM構(gòu)成。EAB相當(dāng)于一個(gè)大規(guī)模的查找表，可編程快速實(shí)現(xiàn)多位數(shù)字乘法器、數(shù)字濾波器和微控制器等復(fù)雜邏輯功能，比一般外存儲(chǔ)器具有更大的靈活性。每個(gè)EAB的輸入與行互連通道相連，EAB輸出驅(qū)動(dòng)行互連通道或列互連通道，未使用的行互連通道可由列互連通道驅(qū)動(dòng)。２．應(yīng)用舉例例8-6采用EPF10K20器件的進(jìn)位鏈結(jié)構(gòu)，實(shí)現(xiàn)n位超前進(jìn)位加法器。第23頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月LUT進(jìn)位鏈A1B1寄存器S1LUT進(jìn)位鏈A2B2寄存器S2LE1LE2進(jìn)位輸入LUT進(jìn)位鏈AnBn寄存器SnLUT進(jìn)位鏈寄存器進(jìn)位

輸出LEnLEn+1…圖8-3-21

EPF10K20進(jìn)位鏈邏輯關(guān)系示例

解采用n+1個(gè)LE實(shí)現(xiàn)n位全加器的進(jìn)位鏈邏輯關(guān)系。

n個(gè)LUT產(chǎn)生兩個(gè)輸入信號(hào)Ai、Bi和進(jìn)位信號(hào)的和，并將和送到LE的輸出端；同時(shí)進(jìn)位鏈產(chǎn)生一個(gè)進(jìn)位信號(hào)，直接送到高1位的進(jìn)位輸入端。最后的進(jìn)位信號(hào)接到一個(gè)LE，產(chǎn)生一個(gè)n位加法器的進(jìn)位輸出信號(hào)。第24頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月256×8RAM256×8RAM256×16RAM512×4RAM512×4RAM512×8RAM(a)(b)圖8-3-22

EAB存儲(chǔ)器組合配置示例例8-7用EPF10K20器件的EAB存儲(chǔ)器配置一個(gè)256×16和512×8的RAM。

解EPF10K20器件中每個(gè)EAB片內(nèi)存儲(chǔ)器有2048位，共有6個(gè)EAB，最大可提供2048×6=12288位RAM。每個(gè)EAB可配置成4種基本結(jié)構(gòu)，即256×8、512×4、1024×2或2048×1。第25頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月CPLD的主要性能特點(diǎn)：(1)可進(jìn)行多次編程、改寫(xiě)和擦除。(2)具有高密度、高速度、高可靠性和低功耗的特點(diǎn)。(3)I/O端數(shù)和內(nèi)含觸發(fā)器可多達(dá)數(shù)百個(gè)，集成度高。(4)有靈活多樣的邏輯結(jié)構(gòu)，可滿(mǎn)足各種數(shù)字電路系統(tǒng)設(shè)計(jì)的需要。(5)內(nèi)部時(shí)間延遲與器件結(jié)構(gòu)和邏輯連接無(wú)關(guān)，各模塊之間提供了固定延時(shí)的快速互連通道，可預(yù)測(cè)時(shí)間延遲，易于消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。(6)對(duì)于采用SRAM工藝的CPLD，需要進(jìn)行數(shù)據(jù)配置才可以完成設(shè)計(jì)要求的功能，斷電后，配置數(shù)據(jù)自動(dòng)消失。(7)有多位加密位，可杜絕編程數(shù)據(jù)的非法抄襲。第26頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月&≥1···從其他輸入及反饋端來(lái)圖8-3-1共享相鄰乘積項(xiàng)和的結(jié)構(gòu)&&&≥1宏單元n-1&≥1&&&&≥1&&&&≥1&&&至n-1宏單元≥1至n+1宏單元選通開(kāi)關(guān)≥1宏單元n宏單元n+1····返回第27頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月PIALAB

BI/O

控制塊I/O

引出端...LAB

DI/O

控制塊I/O

引出端...LAB

AI/O

控制塊I/O

引出端...LAB

CI/O

控制塊I/O

引出端...............輸入/全局時(shí)鐘輸入/使能/全局時(shí)鐘輸入/使能輸入/全局復(fù)位圖8-3-5多陣列矩陣MAX結(jié)構(gòu)返回第28頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE...IOEIOE...IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE...IOEIOE...邏輯陣列邏輯陣列塊LAB邏輯單元局部互連通道LE嵌入陣列嵌入陣列塊邏輯陣列行互連通道列互連通道I/O單元圖8-3-6靈活邏輯單元陣列FLEX結(jié)構(gòu)返回第29頁(yè)，課件共33頁(yè)，創(chuàng)作于2023年2月輸出布線(xiàn)區(qū)ORP全局布線(xiàn)區(qū)

GRPCDN大塊C大塊

B大塊

A大塊D輸入/輸出

單元IOC通用邏輯

塊GLB輸入總線(xiàn)I