時(shí)序約束與時(shí)序分析時(shí)序約束與時(shí)序分析1設(shè)計(jì)中常用的約束設(shè)計(jì)中常用的約束（Assignments或Constraints）主要分為3類：時(shí)序約束：主要用于規(guī)范設(shè)計(jì)的時(shí)序行為，表達(dá)設(shè)計(jì)者期望滿足的時(shí)序條件，指導(dǎo)綜合和布局布線階段的優(yōu)化算法等。區(qū)域與位置約束：主要用于指定芯片I/O引腳位置以及指導(dǎo)實(shí)現(xiàn)工具在芯片特定的物理區(qū)域進(jìn)行布局布線。其他約束：泛指目標(biāo)芯片型號(hào)、接口位置，電氣特性等約束屬性。設(shè)計(jì)中常用的約束設(shè)計(jì)中常用的約束（Assignments或C2時(shí)序約束的主要作用提高設(shè)計(jì)的工作頻率 通過附加時(shí)序約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。獲得正確的時(shí)序分析報(bào)告

QuartusII的靜態(tài)時(shí)序分析（STA）工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入時(shí)序約束，以便STA工具能輸出正確的時(shí)序分析結(jié)果。時(shí)序約束的主要作用提高設(shè)計(jì)的工作頻率3靜態(tài)時(shí)序分析與動(dòng)態(tài)時(shí)序仿真的區(qū)別動(dòng)態(tài)時(shí)序仿真是針對(duì)給定的仿真輸入信號(hào)波形，模擬設(shè)計(jì)在器件實(shí)際工作時(shí)的功能和延時(shí)情況，給出相應(yīng)的仿真輸出信號(hào)波形。它主要用于驗(yàn)證設(shè)計(jì)在器件實(shí)際延時(shí)情況下的邏輯功能。由動(dòng)態(tài)時(shí)序仿真報(bào)告無法得到設(shè)計(jì)的各項(xiàng)時(shí)序性能指標(biāo)，如最高時(shí)鐘頻率等。靜態(tài)時(shí)序分析則是通過分析每個(gè)時(shí)序路徑的延時(shí)，計(jì)算出設(shè)計(jì)的各項(xiàng)時(shí)序性能指標(biāo)，如最高時(shí)鐘頻率、建立保持時(shí)間等，發(fā)現(xiàn)時(shí)序違規(guī)。它僅僅聚焦于時(shí)序性能的分析，并不涉及設(shè)計(jì)的邏輯功能，邏輯功能驗(yàn)證仍需通過仿真或其他手段（如形式驗(yàn)證等）進(jìn)行。靜態(tài)時(shí)序分析是最常用的分析、調(diào)試時(shí)序性能的方法和工具。靜態(tài)時(shí)序分析與動(dòng)態(tài)時(shí)序仿真的區(qū)別動(dòng)態(tài)時(shí)序仿真是針對(duì)給定的仿真4QuartusII中的時(shí)序分析報(bào)告QuartusII中的時(shí)序分析報(bào)告5Timinganalyzer：Timinganalyzersettings：時(shí)序分析設(shè)置，包括目標(biāo)器件、時(shí)序分析報(bào)告中報(bào)告的內(nèi)容、時(shí)序約束。Timinganalyzersummary：時(shí)序分析概要Clocksetup：時(shí)間建立關(guān)系tsu：輸入建立時(shí)間th：輸入保持時(shí)間tco：時(shí)鐘到輸出延時(shí)tpd：管腳到管腳延時(shí)Minimumtpd&tco：最小tpd&tcoTiminganalyzer：6設(shè)計(jì)中常用的時(shí)序概念時(shí)鐘偏斜周期與最高頻率建立時(shí)間保持時(shí)間時(shí)鐘到輸出延時(shí)管腳到管腳延時(shí)Slack設(shè)計(jì)中常用的時(shí)序概念時(shí)鐘偏斜7時(shí)鐘偏斜時(shí)鐘偏斜：指一個(gè)同源時(shí)鐘到達(dá)兩個(gè)不同的寄存器時(shí)鐘端的時(shí)間差別。clockskew：Thedifferenceinthearrivaltimeofaclocksignalattwodifferentregisters,whichcanbecausedbypathlengthdifferencesbetweentwoclockpaths,orbyusinggatedorrippledclocks.Clockskewisthemostcommoncauseofinternalholdviolations.

時(shí)鐘偏斜時(shí)鐘偏斜：指一個(gè)同源時(shí)鐘到達(dá)兩個(gè)不同的寄存器時(shí)鐘端的8最小時(shí)鐘周期與最高時(shí)鐘頻率最小時(shí)鐘周期： tCLK=Microtco+tLOGIC+tNET+MicrotSU－tCLK_SKEW

tCLK_SKEW=tCD2－tCD1最高時(shí)鐘頻率：

fmax=1/tCLK同步電路數(shù)據(jù)傳輸模型最小時(shí)鐘周期與最高時(shí)鐘頻率最小時(shí)鐘周期：同步電路數(shù)據(jù)傳輸模型9Tips同步系統(tǒng)的運(yùn)行速度即同步時(shí)鐘的速度。同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔越短，電路在單位時(shí)間處理的數(shù)據(jù)量就愈大。setupslack=(<setuprelationship>)-(<maximumclockpintosourceregisterdelay>+<tCOofsourceregister>+<register-to-registerdelay>+<tSUofdestinationregister>-<minimumclockpintodestinationregisterdelay>)Tips同步系統(tǒng)的運(yùn)行速度即同步時(shí)鐘的速度。同步時(shí)鐘愈快，10建立時(shí)間建立時(shí)間：在觸發(fā)器的時(shí)鐘信號(hào)有效沿到來以前，數(shù)據(jù)和使能信號(hào)必須保持穩(wěn)定不變的最小時(shí)間。如果建立時(shí)間不夠，數(shù)據(jù)將不能在該時(shí)鐘沿被正確打入觸發(fā)器。 tSU=DataDelay+MicrotSU－ClockDelay

建立時(shí)間建立時(shí)間：在觸發(fā)器的時(shí)鐘信號(hào)有效沿到來以前，數(shù)據(jù)和使11TipstSU(clocksetuptime):Thelengthoftimeforwhichdatathatfeedsaregisterviaitsdataorenableinput(s)mustbepresentataninputpinbeforetheclocksignalthatclockstheregisterisassertedattheclockpin.tSU=<pintoregisterdelay>+<microsetupdelay>-<clocktodestinationregisterdelay>tSUslack=<requiredtsu>-<actualtsu>TipstSU(clocksetuptime):T12保持時(shí)間保持時(shí)間：在觸發(fā)器的時(shí)鐘信號(hào)有效沿到來以后，數(shù)據(jù)和使能信號(hào)必須保持穩(wěn)定不變的最小時(shí)間。如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被正確打入觸發(fā)器。 tH=ClockDelay–

DataDelay+MicrotH保持時(shí)間保持時(shí)間：在觸發(fā)器的時(shí)鐘信號(hào)有效沿到來以后，數(shù)據(jù)和使13TipstH(clockholdtime):Theminimumlengthoftimeforwhichdatathatfeedsaregisterviaitsdataorenableinput(s)mustberetainedataninputpinaftertheclocksignalthatclockstheregisterisassertedattheclockpin.tH=<clocktodestinationregisterdelay>+<microholddelayofdestinationregister>-<pintoregisterdelay>minimumtHslack=<requiredth>-<actualth>TipstH(clockholdtime):The14時(shí)鐘到輸出延時(shí)時(shí)鐘到輸出延時(shí)：從時(shí)鐘信號(hào)有效沿到數(shù)據(jù)有效的時(shí)間間隔。 tCO=ClockDelay+MicrotCO+

DataDelay時(shí)鐘到輸出延時(shí)時(shí)鐘到輸出延時(shí)：從時(shí)鐘信號(hào)有效沿到數(shù)據(jù)有效的時(shí)15TipstCO(Clocktooutputdelay):Themaximumtimerequiredtoobtainavalidoutputatanoutputpinthatisfedbyaregisterafteraclocksignaltransitiononaninputpinthatclockstheregister.Thistimealwaysrepresentsanexternalpin-to-pindelay.tCO=<clocktosourceregisterdelay>+<microclocktooutputdelay>+<registertopindelay>tCOslack=<requiredtco>-<actualtco>TipstCO(Clocktooutputdelay16管腳到管腳延時(shí)管腳到管腳延時(shí)tPD：指信號(hào)從輸入管腳進(jìn)來，穿過純組合邏輯，到達(dá)輸出管腳的延遲。由于CPLD的布線矩陣長度固定，所以常用最大管腳到管腳延時(shí)標(biāo)準(zhǔn)CPLD的速度等級(jí)。tPD(pin-to-pindelay)：Thetimerequiredforasignalfromaninputpintopropagatethroughcombinationallogicandappearatanexternaloutputpin.IntheQuartus?

IIsoftware,youcanspecifytherequiredtPDfortheentireprojectand/orforanyinputpin,outputpin,orbidirectionalpin.Youcanalsoassignapoint-to-pointtPDassignmenttospecifytherequireddelaybetweenaninputpinandaregister,aregisterandaregister,andaregisterandanoutputpin.管腳到管腳延時(shí)管腳到管腳延時(shí)tPD：指信號(hào)從輸入管腳進(jìn)來，穿17SlackSlack用于表示設(shè)計(jì)是否滿足時(shí)序：正的Slack表示滿足時(shí)序（時(shí)序裕量），負(fù)的Slack表示不滿足時(shí)序（時(shí)序的欠缺量）。Slack:Slackisthemarginbywhichatimingrequirementwasmetornotmet.Apositiveslackvalue,displayedinblack,indicatesthemarginbywhicharequirementwasmet.Anegativeslackvalue,displayedinred,indicatesthemarginbywhicharequirementwasnotmet.slack=<requiredmaximumpoint-to-pointtime>-<actualmaximumpoint-to-pointtime>SlackSlack用于表示設(shè)計(jì)是否滿足時(shí)序：正的Slack18Slack:setupslackSetupSlack=SlackClockPeriod–（Microtco+DataDelay

+MicrotSU）setupslack=(<setuprelationship>)-(<maximumclockpintosourceregisterdelay>+<tCOofsourceregister>+<register-to-registerdelay>+<tSUofdestinationregister>-<minimumclockpintodestinationregisterdelay>)Slack:setupslackSetupSlack19Slack:holdslackHoldSlack=Microtco+DataDelay－MicrotH－（B－A）Slack:holdslackHoldSlack=20本章概要:時(shí)序約束與時(shí)序分析基礎(chǔ)常用時(shí)序概念QuartusII中的時(shí)序分析報(bào)告設(shè)置時(shí)序約束全局時(shí)序約束個(gè)別時(shí)序約束本章概要:時(shí)序約束與時(shí)序分析基礎(chǔ)21全局時(shí)序約束與個(gè)別時(shí)序約束全局時(shí)序約束即指定工程范圍內(nèi)通用的全局性時(shí)序約束。個(gè)別時(shí)序約束即對(duì)特殊的結(jié)點(diǎn)、路徑、分組、模塊指定個(gè)別性的時(shí)序約束。個(gè)別時(shí)序約束的優(yōu)先級(jí)高于全局時(shí)序約束。QuartusII中常用的設(shè)置時(shí)序約束的途徑：【Assigments】/【TimingSettings】【Assigments】/【W(wǎng)izards】/【TimingWizard】【Assigments】/【AssigmentEditor】全局時(shí)序約束與個(gè)別時(shí)序約束全局時(shí)序約束即指定工程范圍內(nèi)通用的