Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）連載21：Spartan為了更好的控制時(shí)鐘，Virtex-6器件分成若干個(gè)時(shí)鐘區(qū)域，最小器件有6個(gè)區(qū)域，最大器件有18個(gè)區(qū)域。每個(gè)時(shí)鐘區(qū)域高40個(gè)CLB。在時(shí)鐘設(shè)計(jì)中，推薦使用片上專用的時(shí)鐘資源，不推薦使用本地時(shí)鐘（如邏輯產(chǎn)生的時(shí)鐘）。每個(gè)Virtex-6的中間列包含了專門配置引腳（CFG），該列的其余區(qū)域?yàn)镃LB。其右邊排列著一個(gè)CMT列。每個(gè)區(qū)域（40個(gè)CLB高）對(duì)應(yīng)一個(gè)CMT。一個(gè)CMT包含2個(gè)混合模式時(shí)鐘管理單元（MMCM），還有32個(gè)垂直全局時(shí)鐘樹。每個(gè)時(shí)鐘區(qū)域的中間方向有一個(gè)時(shí)鐘行（HROW），包含12個(gè)水平時(shí)鐘線，6個(gè)BUFR和最多12個(gè)BUFH。Virtex-6的時(shí)鐘資源圖如圖5-7所示。每個(gè)Virtex-6FPGA中間列的左右兩邊各有一個(gè)I/O列，分別標(biāo)號(hào)為IOCL和IOCR，I/O列和中間列之間是CLB。每個(gè)區(qū)域/BANK的中間有一個(gè)水平時(shí)鐘行（HROW），HROW包含水平時(shí)鐘線、BUFG和BUFH。內(nèi)部I/O列包含8個(gè)全局時(shí)鐘引腳對(duì)（GC），所有的I/O列包含4個(gè)Clock-Capable引腳對(duì)(CC)，可以連到BUFIO和BUFR。每個(gè)BANK的4個(gè)CC中的兩個(gè)可以連到相鄰區(qū)域的BUFIO上。另外，中間列的BUFR和CC腳可以直接驅(qū)動(dòng)同一個(gè)區(qū)域的MMCM，或者間接通過垂直全局時(shí)鐘線驅(qū)動(dòng)BUFG。Virtex-6器件的片內(nèi)時(shí)鐘資源為片內(nèi)的同步元件提供時(shí)鐘，片內(nèi)時(shí)鐘資源有3種類型，分別是全局時(shí)鐘資源、區(qū)域時(shí)鐘資源、I/O時(shí)鐘資源。圖5-7Virtex-6的時(shí)鐘資源圖一、全局時(shí)鐘資源全局時(shí)鐘是一種專用互連網(wǎng)絡(luò)，它可以降低時(shí)鐘歪斜、占空比失真和功耗，提高抖動(dòng)容限。Virtex-6的全局時(shí)鐘資源設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)CLB、IOB和BRAM的延時(shí)最小。全局時(shí)鐘資源由以下通路和組件構(gòu)成。二、全局時(shí)鐘輸入Virtex-6全局時(shí)鐘輸入包含專用的全局時(shí)鐘輸入管腳和全局輸入緩沖器。全局時(shí)鐘輸入管腳可以直接連接外部單端或差分時(shí)鐘；全局輸入緩沖器（IBUFG）是FPGA內(nèi)部與專用全局時(shí)鐘輸入管腳相連的首級(jí)全局緩沖器。Virtex-6器件里有8個(gè)全局時(shí)鐘輸入。8個(gè)全局時(shí)鐘輸入可以連接到電路板上的8個(gè)時(shí)鐘輸入。時(shí)鐘輸入管腳可以不用作時(shí)鐘輸入引腳，而用作普通I/O。外部單端或差分時(shí)鐘通過專用全局時(shí)鐘輸入引腳進(jìn)入FPGA，在FPGA內(nèi)部，信號(hào)必須接入全局輸入緩沖器（IBUFG），否則在布局布線時(shí)會(huì)報(bào)錯(cuò)。可以在HDL代碼中例化全局輸入緩沖器。(1)全局時(shí)鐘緩沖器。每個(gè)Virtex-6器件有32個(gè)全局時(shí)鐘緩沖器，時(shí)鐘信號(hào)只有經(jīng)過BUFG之后才可以驅(qū)動(dòng)全局時(shí)鐘網(wǎng)絡(luò)。一個(gè)全局時(shí)鐘輸入能直接從差分全局時(shí)鐘引腳對(duì)的P端連接到全局時(shí)鐘緩沖器的輸入。每個(gè)差分全局時(shí)鐘引腳對(duì)可以連接到PCB上的一個(gè)差分或單端時(shí)鐘。如果使用單端時(shí)鐘，則必須使用引腳對(duì)的P端，因?yàn)橹挥羞@一引腳上存在直接連接。必須將一個(gè)單端時(shí)鐘連接到差分全局時(shí)鐘引腳的正（P）端。如果單端時(shí)鐘連接到差分引腳對(duì)的P端，則不能用其N端作為另一個(gè)單端時(shí)鐘輸入。不過，可以將其用作普通I/O。全局時(shí)鐘緩沖器的輸入源包括以下幾種。全局時(shí)鐘輸入。內(nèi)部I/O列的同一區(qū)域Clock-Capable時(shí)鐘輸入。時(shí)鐘管理單元（CMT）。其他全局時(shí)鐘緩沖器的輸出（BUFG）。通用互連。區(qū)域時(shí)鐘緩沖器（BUFR）。千兆收發(fā)器。Virtex-6FPGA的CC輸入間接通過MMCM列中的垂直時(shí)鐘網(wǎng)絡(luò)驅(qū)動(dòng)BUFG。32個(gè)BUFG分成兩組，每組16個(gè)，分別位于器件的頂部和底部。頂部的MMCM只能驅(qū)動(dòng)頂部的16個(gè)BUFG，底部的MMCM只能驅(qū)動(dòng)底部的BUFG。全局時(shí)鐘緩沖器還可配置成多路復(fù)用器，可以在2個(gè)輸入時(shí)鐘之間切換。這兩個(gè)時(shí)鐘可以是同步的，也可以是異步的，多路復(fù)用器的輸出是無(wú)毛刺的時(shí)鐘。全局時(shí)鐘緩沖器的多種原語(yǔ)模型如表5-6所示。表5-6全局時(shí)鐘緩沖器的原語(yǔ)(2)全局時(shí)鐘樹和時(shí)鐘網(wǎng)絡(luò)（GCLK）。Virtex-6中的全局時(shí)鐘樹和時(shí)鐘網(wǎng)絡(luò)，如果未被使用，它就是斷開的，這可以降低功耗。另外，時(shí)鐘樹還具有對(duì)負(fù)載/扇出的管理功能。所有全局時(shí)鐘線