數(shù)字IC系統(tǒng)RTL實現(xiàn)怎樣思想，就有怎樣的生活第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—RT實現(xiàn)3.1RTL設(shè)計基礎(chǔ)32RTL設(shè)計指南(Verilog)第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)31RTL設(shè)計基礎(chǔ)311同步電路設(shè)計要求RTL設(shè)計都采用同步電路設(shè)計方式。了解同步電路設(shè)計要求,是進行RTL設(shè)計的第一步。圖3.1給出了一個同步電路的示例第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)數(shù)據(jù)組合邏輯數(shù)據(jù)時鐘時鐘圖3.1同步電路示例第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)組合邏輯實現(xiàn)設(shè)計所需的功能。例如,圖中的組合邏輯可能是乘法、編碼器等復(fù)雜的邏輯。寄存器用于暫存數(shù)據(jù),它由時鐘控制,只有當(dāng)時鐘進行有效跳變時,才將新的數(shù)據(jù)鎖存起來,否則數(shù)據(jù)直保持原值。時鐘相當(dāng)于同步電路中的“指揮”。對于圖3.1所示的例子,假設(shè)該電路都禾用時鐘的上升沿進行鎖存,時鐘周期為8ns。從0時刻開始,時鐘變?yōu)楦唠娖?。第三章?shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)第一個寄存器中,經(jīng)過很短的時間(例如0.2ns)到達(dá)R的Q端,再從Q端送到組合邏輯的輸入,跟其他的信號一起進行邏輯操作。這種邏輯操作必須在規(guī)定的時間內(nèi)完成(滿足時鐘周期的要求)。假設(shè)組合邏輯的結(jié)果在4ns后穩(wěn)定下來,則在4.2ns這一時刻,R輸入端的數(shù)據(jù)會穩(wěn)定下來。這時候電路暫時“靜止下來”。然后到8ns這一時刻,第二個時鐘沿到來,組合邏輯的輸出被第二個寄存器鎖存,與此同時,新的數(shù)據(jù)會被送到第一個寄存器。這個過程會一直持續(xù)下去。第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)由此可見,在圖3.1所示的電路中,時鐘保證了電路能按照需要動作,而不是雜亂無章地各行其是。下面先簡單介紹一下時鐘。時鐘一般由晶振產(chǎn)生,或者由外部輸入,如果需要,還需要用鎖相環(huán)進行倍頻、移相等操作。實際的時鐘不可能是理想的,也就是說,時鐘不可能一直保持同頻率,時鐘邊沿不可以“直上直下”。設(shè)計者要根據(jù)芯片的要求對時鐘提出要求,并根據(jù)時鐘規(guī)范進行設(shè)計。第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)例如,假設(shè)需要將時鐘域A中的數(shù)據(jù)傳遞到時鐘域B。數(shù)據(jù)由clka生成,被clkb采樣。clka與clkb是異步時鐘,周期都是10ns,時鐘頻率最大為2×10+。這時候我們需要設(shè)計一個異步FFO。這個FFO的寫入時鐘為clka,讀出時鐘為ckb。假設(shè)每次傳送的最大包為10KB,FIFO寬度為8位,那么這個FFO的深度應(yīng)該是多少呢?考慮最壞情形,時鐘clka與clkb最大相差為4×10-。第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)FIFO的讀指針與寫指針至少要相差:4×104×10K≈4。這樣,FIFO的深度至少為8字節(jié)。接下來,我們對時序電路中最關(guān)鍵的組成部分寄存器進行說明。個寄存器的結(jié)構(gòu)如圖3.2所示。第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)MasterSlaveclkBclk圖3.2寄存器的結(jié)構(gòu)第三章數(shù)字IC系統(tǒng)的邏輯設(shè)計—R'IL實現(xiàn)寄存器的功能如圖3.3所示。時鐘周期寸鐘鎖存邊沿AUL數(shù)據(jù)輸入存儲數(shù)據(jù)存儲數(shù)據(jù)數(shù)據(jù)輸入數(shù)據(jù)輸數(shù)據(jù)輸出圖3.3寄存器的功能示意圖6、最大的驕傲于最大的自卑都表示心靈的最軟弱無力。——斯賓諾莎

7、自知之明是最難得的知識。——西班牙

8、勇氣通往天堂，怯懦通往地獄。——塞內(nèi)加

9、有時候讀書是一種巧妙地避開思考的方法?！諣柶账?/p>

10、閱讀一切好書如同和過去最杰