剛開始用PSPICE仿真的時候容易遇到的問題剛開始用PSPICE仿真的時候容易遇到的問題剛開始用PSPICE仿真的時候容易遇到的問題真正的壓力是自己給的，而不是別人；同樣，你得到的成果也完全是你的，誰也拿不去。winston也拿不去。winston1:元件到哪里去找?元件當然是庫里，但不是Capturer的庫，而是PSpice的庫。最好的辦法是重新建一個PROJEC,T建的時候選擇那個模擬和混合仿真的，然后建一個新SCH,這時加載元件庫的時候加載的是PSPICE的庫而不是Capture的庫了。路徑：Capture\Library\pspice。重新加載庫，重新Place元件。直接從Capture中直接Copy過來，是不行的，那些元件都是沒有模型的，RUN的時候會在該元件的一個角上出現(xiàn)一個綠色的小圓圈，點擊它，會出現(xiàn)這樣的錯誤提示：NoPSpiceTemplateforU3,ignoringo就是沒模型。下面是官方的說法，不動手做一正步還真不好理解：調(diào)用的器件必須有PSpice模型。首先，調(diào)用OrCAD軟件本身提供的模型庫，這些庫文件存儲的路徑為Capture\Library\pspice,此路徑中的所有器件都有提供PSpice模型，可以直接調(diào)用。其次，若使用自己的器件，必須保證*olbx*lib兩個文件同時存在，而且器件屬性中必須包含PSpiceTemplate屬性。2：激勵源怎么加?一般是這樣，建一個GND,從這里引出一個電流源或者電壓源，然后引出一個NET,和原理圖上NET響應(yīng)。這樣做的好處是不破壞原理圖，而且看起來方便。注意：PSPICE和CAPTURE的電源是不一樣的，它長得和MULTISIM的差不多，是一個實體，而不是CAPTURE中的邏輯概念。3：怎么老提示FLOATINGPI?NSCHNET中一定要有一個網(wǎng)絡(luò)地，并且其名稱一定要為“0"o如果沒有，那么你連的再好，也總提示有N多引腳懸空。如果這兒沒有問題了，還有這個提示的話，那么是什么地方?jīng)]連好了。處理方法：放大電路圖觀察，把所有可能的線都動動???

4：元件管腳不讓懸空?元件懸空管腳的處理：一般不能懸空。一般接一個上拉或者下拉電阻，給它一個固定的電平。一般按電路的功能給它接個10K的R然后接到VCC或者GND就可以了。5：什么是瞬態(tài)分析？例如分析一個555延時電路上電以后經(jīng)過多長時間才發(fā)出一個高電平，那就是應(yīng)該用瞬態(tài)分析。當然，時間要預(yù)先計算好。比如1.1RC=2s,結(jié)果仿真只做到1ms,那就看不到什么現(xiàn)象了。6：建立一個合適的仿真PROFILE十分重要。7：直流分析的時候有個線性的東東很好用。8：輸出怎么辦？如果要看一點的電壓，不用專門拉一個OUT出來，PSPICE里有一個V的圖標，把它點一下會出來一個電壓探測筆，放到哪根線上就能測哪根線的電壓波形了。電流的同理。開關(guān)電源PsPice仿真技巧及收斂性問題摘要：本文主要講述了開關(guān)電源的Pspice仿真中，摘要：本文主要講述了開關(guān)電源的Pspice仿真中，速度與精度的權(quán)衡，斂性問題的常規(guī)解決方法。收斂性問題快速解決辦法目前最最快速的辦法，就是用16.0以上的版本,有自動收斂功能，能解決至少95%以上的收斂性問題。但對于原理，還是要需要了解下面一些知識。在做開關(guān)電源仿真時,經(jīng)常會遇到收斂性的問題。我也在其中遇到各種各樣在做開關(guān)電源仿真時,經(jīng)常會遇到收斂性的問題。我也在其中遇到各種各樣的收斂性問題，根據(jù)我的經(jīng)驗和前輩的傳授，下面我對這個問題進行一個說明。如果在仿真時遇到收斂性問題，快速解決辦法如下：設(shè)置?OPTION設(shè)置里的—些選項。ABSTOL=0.0|11(Default=1p)VNTOL二1|10(Defaults口)_GMIN=0.1n(Default=1p)RELTOL二0.05(Defaults.001)_ITL4二500(Default=10)

這些設(shè)置可以解決大多收斂性問題，當然如果電路中的錯誤，它是解決不了的如果模型不夠精確，上面的設(shè)置需要實時調(diào)整才能得到想要的結(jié)果。開關(guān)仿真中速度與精度的權(quán)衡開關(guān)仿真就是仿真時有很多重復(fù)的周期性的上升下降信號的仿真，比如開關(guān)電源的仿真。在這種仿真中，需要丟棄一些仿時間點，不然仿真將會非常慢。而盡管如此，開關(guān)電源的仿真還是非常慢。這種仿真中，pspice的時間步長會在一個很大的步長范圍內(nèi)波動。這個波動范圍主要由一些設(shè)置限定，比如RELTOL,ABSTOL,VNT等0L。因為它是線性迭代算法，為了在信號的上升沿和下降沿得到限定精度范圍內(nèi)的值，在沿處理時，它需要提高步長細度，否則難以得到限定的仿真精度。因為一般可信的仿真精度是不可能有太大的誤差的。為解決這種問題，通?？梢酝ò憧尚诺姆抡婢仁遣豢赡苡刑蟮恼`差的。為解決這種問題，通?？梢酝ㄟ^設(shè)置TRTOL二25(DEFAUL7T),和TMAX,將時間步長限定在開關(guān)周期的1/10到1/100之間。這樣做基本可以提高一倍的仿真速度。當然精度應(yīng)該在可接受范圍內(nèi)。收斂性問題通過誤差范圍內(nèi)的數(shù)次迭代，最終得到一個誤差范圍內(nèi)的結(jié)果，這個迭代次數(shù)也是有限定的，通過ITL來限定。在進行DC在進行DC和瞬態(tài)仿真時，SPICE會先給每一個節(jié)點假定一個初始值，然后如果在限定的迭代次數(shù)內(nèi)沒能得到誤差范圍內(nèi)的結(jié)果，那么仿真器會產(chǎn)生收斂性的問題。在DC分析時會出現(xiàn)如“NoconvergenceinDCanalysis乃,“Singularmatrix,乃“GMINsteppingfailed,”“Sourcesteppingfailed.55等提示，同時，仿真也停止了。在瞬態(tài)仿真中，仿真器會實時調(diào)節(jié)時間步長以求能迭代出誤差范圍內(nèi)的結(jié)果，但如果在設(shè)定的時間步長范圍內(nèi)沒能得到結(jié)果，仿真器會產(chǎn)生“TimesteptoosmaI155的提示。收斂性問題會以各種形式出現(xiàn)，但主要有以下三種根本原因:、電路結(jié)構(gòu)不當、器件模型不當三、仿真器設(shè)置不當DC分析時，也有可能不正確的初始值設(shè)置、模型的不連續(xù)性(如果其中有理想開關(guān))、不穩(wěn)定的工作點、或虛的電路阻抗。瞬態(tài)仿真問題則主要是因為模型的不連續(xù)性、不當?shù)碾娐方Y(jié)構(gòu)、電源、或是寄生參數(shù)等。如果電路的阻抗太高或是太低都可能產(chǎn)生收斂性問題。通常，可以通過根據(jù)問題的提示逐步調(diào)地節(jié)仿真器的設(shè)置。這樣做的不足之處是它可能掩蓋了電路不穩(wěn)定的真相。當然如果電路的模型建得足夠好，是不會有收斂性問題發(fā)生的。常用方法:許多開關(guān)電源的仿真收斂性問題都可以通常設(shè)置?OPTION中的GMIN選項來進行修復(fù)。這個選項的作用是將方程矩陣保持在良好的狀態(tài)下。其默認值是1p,通常將它設(shè)置到行到10n之間就能解決大多收斂性問題。GMIN步增長方式是PSPICE和SPICE3中用來提高DC仿真收斂性問題的很好的方法。Pspice中將RELTOL設(shè)置成大于0.01也可能帶來收斂性問題。設(shè)置ABSTOL大于0.1u能解決電流大于幾安培時的問題，但也可能帶來更多的問題。通常，在電路結(jié)構(gòu)進行調(diào)整時，可能需要進行很多次不同的?OPTION的設(shè)置，但一旦電路的模型建得夠好時，所有的問題都沒有了。如果實在不行，可以將初始值都設(shè)置成0o最好的辦法就是一行一行地看電路的網(wǎng)表，以修正其中的不發(fā)之處。大多收斂性問題都可能是軟件的問題，但也還是有少部分時候是電路本身的問題，特別是對自己電路不十分了解的人。DC收斂性問題通常解決的辦法有以下幾種：—、檢查電路的拓樸結(jié)構(gòu)和電路連接1、 確認所有器件都連對了，包括極性。2、 確認語法錯誤，包括單位沒錯（如MEG和M的不同）3、 確認所在節(jié)點對地都有直流通路。4、 確認電源都是真實值，特別是沿處。5、確認受控源的正確性，如受表達式控制的源中，表達式中分子中不能有0

二、 將ITL1增加到400三、 加入.NODESET：s如.NODESETV⑹二。0四、 給二極管'三極管SD極并一個大電阻，用來模擬漏電流和實際的溝道阻抗。五、用脈沖源模擬直流源六、加入六、加入UIC在TRAN仿真中。TRAN收斂性問題—、檢查電路的拓樸結(jié)構(gòu)和電路連接二、 設(shè)置TELTOL=O.01或0.005三、 設(shè)置ITL4二500四、 減小ABSTOL和VNTOLo五、 靠近實際地建立電路模型，加入寄生參數(shù)等。六、 減小升、降沿的速度。七、加入UIC八、如果仿真器支持，將收斂方法改成GEARo基本上我就是用了上面的方法解決了我遇到的問題。當然，目前，對于建模方面，八、還有不少的東西需要學(xué)習(xí)與研究。目前我所建立的模型還有很多問題，要么是不夠精確,甚至于都不能正確工作；要么是仿真速度很不夠精確,甚至于都不能正確工作；要么是仿真速度很慢，當然，開關(guān)電源本身的特點也決定了速度與精確度的矛盾性，但對于我來說，還是有很多東西需要提咼。關(guān)于建模器件模型的正確建立，不僅要對器件的物理和電氣特性有深入的理解，還需要對常用的應(yīng)用電路有相當?shù)氖煜こ潭?。否則，建模，就是一個不可能完成的任務(wù)！器件的數(shù)據(jù)手冊是建模的基礎(chǔ)，但記住一條：“盡可能用最簡單的模型?！毕旅媸且恍┬〖毠?jié)：一、越簡單越好，復(fù)雜的模型會導(dǎo)致很慢的仿真速度。電路。所以實際電路板的制作，還是非常重要的。三、 一個部分一個部分地寫電路中的模型，特別是器件模型較復(fù)雜時。四、 對于可重用的模型，做成子電路。五、 對模型要有好的說明文檔，不然一段時間后，自己都不知道是怎么建立的，有什么功能。六、 對于器件廠商提供的模型，在利用時要慎重考慮，最好是很好地驗證。很多的都有很多限制甚至是不對的。七、 半導(dǎo)體器件的模型中，一定要有結(jié)電容和傳輸時間參數(shù)。八、 用.modeI來表示一個大的器件時，如果測試結(jié)果不夠精確，可以改用子電路來表示。九、對于形為級的開關(guān)電源器件模型，很多模型都是沒有進行過完全測試的。能在一個工作點工作，但不一定能在所有點都能正確工作。CAPTURE到ALLEGRO的信號屬性分配與差分對的建立現(xiàn)在的設(shè)計經(jīng)常運行在ns級甚至更快的邊緣速率。在如此快的速度下，在設(shè)計周期中盡早解決時序問題就變得尤其重要。處理好這個問題，就會使產(chǎn)品盡早上世。解決高速問題需要在原理圖設(shè)計階段早確認，早分析，早規(guī)范?，F(xiàn)在CAPTURE處理高速電氣約束并使它們通過一個完整的FRONT-TO-BACK流程，可以使新的GUI界面在屬性編輯器PROPERTYEDITOR中分配信號流屬性,如PROPAGATION_DEL，AYRELATIVE_PROPAGATION_DE,LARYASTNEST_SCHEDUL等E同樣是出于盡早解決高速問題的目的，CAPTURE提供了在原理圖繪制后建立差分對的功能。差分對屬性表示一對FLAT網(wǎng)絡(luò)將以一樣的方式布線，信號關(guān)于同樣的參考值以相反的方向流動。這使其抗干擾性得到增強，電路中的任何電磁噪聲都將被移除。

ALLEGROSPB15簡.5介CADENCE公司的ALLEGROSPB15軟?5件對PCB板級的電路系統(tǒng)設(shè)計流程包括原理圖輸入，數(shù)字、模擬及混合電路仿真,FPGA原理圖輸入，數(shù)字、模擬及混合電路仿真,FPGA可編程邏輯器件設(shè)計，自動布局布線，印刷電路板圖及生產(chǎn)制造數(shù)據(jù)輸出，以及針對高速PCB板電路的信號完整性分析等，從前到后提供了完整的輸入、分析、版圖編輯和制造的全線EDA輔助設(shè)計工具。般設(shè)計流程如下：設(shè)置CAPTURE工作參數(shù)制作元器件創(chuàng)建原理圖設(shè)計

4PCB設(shè)計預(yù)處理5設(shè)置ALLEGRO工作環(huán)境6建立焊盤與元件封裝符號7加載網(wǎng)絡(luò)表8建立板框，限制區(qū)域和板的疊層9定義設(shè)計規(guī)則10元件布局11建立VCC和GND平面12交互式布線13用SPECCTR進A行自動布線14最優(yōu)化布線15完成布線16產(chǎn)生坐標，報表17產(chǎn)生生產(chǎn)輸出今天PSPICE的學(xué)到的東西和遇到的問題希望這東西本就是可有可無的；因為，它所起的作用完全取決于你對待它的態(tài)度 Winston1:二極管的輸出特性2：三極管的輸出特性曲線及放大倍數(shù)的測量3：如何利用SecondarySweep根據(jù)不同的參數(shù)一次掃描出幾條曲線4：555延時電路怎么還是仿真得不對

5：7管腳的作用？怎么拉上拉電阻?PSPICE的基本應(yīng)用流程應(yīng)該還是掌握了一點了，矛盾的重點馬上轉(zhuǎn)移到電路的設(shè)計上來了?？偸怯械??總是有的??要沒有阻力我們的生活還有勁么？今天最后的心得：電腦不是人，它沒有人的思維；電路設(shè)計還是要靠自己的大腦；記住，電腦只能仿真??所以，需要功能仿真的電路在仿真之前，其基本工作狀態(tài)和大概的流程應(yīng)該是確定的。如果一個芯片你還不太熟悉它的用法，即使把它在電路搭出來那也是很危險的。最最后的心得：一個電子設(shè)計者應(yīng)該對他設(shè)計的電路中的每一個元件每一個管腳每一根引線的作用工作狀態(tài)都要了如指掌，就像一個男人了解他喜歡的姑娘一樣。MMY,是不是因為沒有認真談過一場戀愛才導(dǎo)致我現(xiàn)在這種狀態(tài)么?娘一樣。累了，先休息一下，明天接著來PSPICE中脈沖激勵源的產(chǎn)生年少的時候容易一時沖動要去做某件事，然而不管你做了還是沒有，你都將為之后悔 比如結(jié)婚。 winston利用PSPICE進行仿真時，如果需要脈沖激勵源，比如方波,利用PSPICE進行仿真時，如果需要脈沖激勵源，比如方波,利用VPULSE是一種簡便可行的辦法。VPULSE在SOURSE庫中，它有七個參數(shù)，如下：V1:低電平，如-5VV2：高電平，女口+5VTD：第一個脈沖相對于0時刻的延遲時間，一般為一個非零值，如1s,2sTR：脈沖上升時間，如果為方波，則為OsTF：脈沖下降時間，如果為方波，則為OsPW：脈沖寬度，為上升到V2后到下降前的寬度PER：脈沖周期，其值要大于TR+TF+PW,否則得到不想要的結(jié)果。另外，PER如果不等于TR+TF+PW，則多出的部分其值為0；如果等于，則為一個標準的方波。三角波，梯形波等的產(chǎn)生同理；電流源同理（IPULSE）。PSPICE仿真中遇到的一個小問題日積月累，積勞成疾 winston關(guān)鍵詞：CannotIinializeProfile；PSPIC；EORCAD；CADENC；E仿晚上弄到兩點多~給死胖子做幾份高頻電路的PSPICE仿真的報告~呵呵~5王大頭還在死胖子那里啊，怎么著也得做個樣子，也許死胖子心情好的話會對大頭好一點，讓大頭安安心心地考完研吧2：一定要死胖子請客的哦~怎么著我也加班熬夜到兩點多為了一個又懶又笨的胖子做我好久沒做的仿真3：吃飯挖苦倒還在其次，其實我給他做報告也是有私心的"Cadence,Oread,pspice已經(jīng)有很久沒用了~何況又是高頻非線性電路~基本上都忘光了~自己想練練手~4：這回的板子一定要CADENCE畫出來的?熟悉下CAPTURECIS"嗯~不錯，一舉多得好~重新裝上CADENC,E這次裝得奇快~只用了二十分鐘［「難道電腦變快T?好~打開CAPTUREC,IS選中A/DPROJEC,T畫好高頻小信號放大器’一切就緒，開始仿真點“Pspice”“NewSimulationProfiIe乃，問題來了：卩光當一聲，點“Pspice”彈出一警告框來ucannotinializeprofile”~~怪了~~再試，還是這樣；如此再三~沒有