實驗一 一位全加器設(shè)計_第1頁
實驗一 一位全加器設(shè)計_第2頁
實驗一 一位全加器設(shè)計_第3頁
全文預(yù)覽已結(jié)束

付費下載

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請進行舉報或認(rèn)領(lǐng)

文檔簡介

浙江大學(xué)城市學(xué)院實驗報告紙浙江大學(xué)城市學(xué)院實驗報告紙實驗名稱一位全加器設(shè)計指導(dǎo)老師尚麗娜成績專業(yè)電科班級1102姓名汪磊學(xué)號31102333實驗?zāi)康膶W(xué)習(xí)QuartusII軟件,學(xué)習(xí)使用原理圖輸入法設(shè)計電路。學(xué)習(xí)DE1平臺基本構(gòu)成,能夠使用DE1平臺進行簡單設(shè)計。實驗要求使用QuartusII原理圖輸入法設(shè)計一位全加器,要求自行設(shè)計一位全加器電路圖,使用基本門電路構(gòu)成一位全加器。使用QuartusII軟件進行電路輸入,并對設(shè)計電路進行仿真,并下載到硬件平臺。實驗設(shè)備PC機、DE1硬件平臺實驗原理CiABSC00000000110010100110110010110011010111111根據(jù)真值表可得出邏輯表達式S=Ci⊕A⊕BC0=AB+ACi+BCi其中A,B為要相加的數(shù),Ci為進位輸入;S為和,Co是進位輸出;實驗過程根據(jù)邏輯表達式即可畫出邏輯電路圖,如下圖所示異或:XOR二輸入與門:and2三輸入或門:or3實驗結(jié)果經(jīng)過程序仿真以后得到功能仿真時序圖通過觀察,可以明顯看到真值表中所描述和的八種狀態(tài)中在時序圖中都有所呈現(xiàn),從而反向驗證了我的邏輯電路圖的正確性。心得體會通過對QuartusII軟件的學(xué)習(xí),我對數(shù)字電路有了更直觀具體的了解,并且對數(shù)字電路,對可編程邏

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間,僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理,對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對任何下載內(nèi)容負責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

最新文檔

評論

0/150

提交評論