8位加法器的設計姓名：黃志剛班級：電科1201學號：12401720531實驗目的學習QuartusII/ISESuite/ispLEVER軟件的基本使用方法。學習GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。了解VHDL程序的基本結構。實驗內容設計并調試好一個由兩個4位二進制并行加法器級聯(lián)而成的8位二進制并行加法器，并用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)進行硬件驗證。實驗要求畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。編寫各個VHDL源程序。根據系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。記錄實驗過程中出現(xiàn)的問題及解決辦法。實驗設計系統(tǒng)原理框圖圖6.1八位加法器電路原理圖2）VHDL源程序4位二進制并行加法器的源程序ADDER4B.VHD--ADDER4B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER4BISPORT(C4:INSTD_LOGIC;A4:INSTD_LOGIC_VECTOR(3DOWNTO0);B4:INSTD_LOGIC_VECTOR(3DOWNTO0);S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO4:OUTSTD_LOGIC);ENDENTITYADDER4B;ARCHITECTUREARTOFADDER4BISSIGNALS5:STD_LOGIC_VECTOR(4DOWNTO0);SIGNALA5,B5:STD_LOGIC_VECTOR(4DOWNTO0);BEGINA5<=‘0’&A4;B5<=‘0’&B4;S5<=A5+B5+C4;S4<=S5(3DOWNTO0);CO4<=S5(4);ENDARCHITECTUREART；--ADDER8B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER8BISPORT(C8:INSTD_LOGIC;A8:INSTD_LOGIC_VECTOR(7DOWNTO0);B8:INSTD_LOGIC_VECTOR(7DOWNTO0);S8:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CO8:OUTSTD_LOGIC);ENDENTITYADDER8B;ARCHITECTUREARTOFADDER8BISCOMPONENTADDER4BISPORT(C4:INSTD_LOGIC;A4:INSTD_LOGIC_VECTOR(3DOWNTO0);B4:INSTD_LOGIC_VECTOR(3DOWNTO0);S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO4:OUTSTD_LOGIC);ENDCOMPONENTADDER4B;SIGNALSC:STD_LOGIC;BEGINU1:ADDER4BPORTMAP(C4=>C8,A4=>A8(3DOWNTO0),B4=>B8(3DOWNTO0),S4=>S8(3DOWNTO0),CO4=>SC);U2:ADDER4BPORTMAP(C4=>SC,A4=>A8(7DOWNTO4),B4=>B8(7DOWNTO4),S4=>S8(7DOWNTO4),CO4=>CO8);ENDARCHITECTUREART;實驗結果及總結系統(tǒng)仿真結果驗證在程序調試和仿真時，我們要使用自底向上的方法進行，也就是對于含有多個模塊的設計，我們要先從底層模塊進行調試和仿真，再進行更高層次模塊的調試和仿真，最后進行頂層模塊的調試與仿真。下圖分別使用QuartusII8.0對ADDER4B和ADDER8B進行時序仿真的結果。圖6.2ADDER4B的時序仿真結果圖6.3ADDER8B的時序仿真結果2）邏輯綜合分析下面是使用QuartusII8.0進行邏輯綜合ADDER8B的RTL視圖；對ADDER8B的RTL視圖中ADDER4B進行展開的視圖；使用QuartusII8.0對ADDER8B進行邏輯綜合后的資源使用情況。ADDER8B綜合后的RTL視圖ADDER8B綜