目錄TOC\o"1-3"\h\u21787拔河游戲機(jī)設(shè)計-1-35991.摘要-1-95002.課程設(shè)計的任務(wù)和根本要求-1-89362.1設(shè)計目的 -1-16972.2設(shè)計要求 -1-46842.3設(shè)計方案 -2-8247-2-90584設(shè)計過程-2-51354.1總體設(shè)計 -2-42704．2模塊設(shè)計 -3-141554模塊1分頻器設(shè)計 -3-53034模塊2二位16進(jìn)制計數(shù)器設(shè)計 -4-216594模塊3比擬模塊 -5-267884模塊4顯示模塊 -6-237734.3整體電路圖塊 -7-114945.系統(tǒng)仿真-9-157726.心得體會-10-13367參考文獻(xiàn)-10-5279附錄-11-拔河游戲機(jī)設(shè)計1.摘要EDA是電子設(shè)計自動化〔ElectronicDedignAutomation〕的縮寫，在20世紀(jì)90年代初從計算機(jī)輔助設(shè)計〔CAD〕、計算機(jī)輔助制造〔CAM〕、計算機(jī)輔助測試〔CAT〕和計算機(jī)輔助工程〔CAE〕的概念開展而來的。EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機(jī)自動完成邏輯編譯、簡化、分割、綜合、優(yōu)化、布局、布線、和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率好可操作性，減輕了設(shè)計者的勞動強(qiáng)度。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC幅員或者PCB幅員的整個過程的計算機(jī)上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。我們學(xué)習(xí)EDA就是為了以后更好的進(jìn)行電子信息設(shè)計控制工作。這門學(xué)科需要有堅實厚重的理論功底做依托，同時不能無視實踐的必要性。任何一門工科性質(zhì)的技術(shù)都不能離開實際操作，在發(fā)現(xiàn)問題解決問題的過程中可以檢驗并穩(wěn)固我們的理論知識，并提高實際創(chuàng)造創(chuàng)新能力?；谝陨显颍瑢W(xué)院認(rèn)真組織本次課程設(shè)計活動。通過一些小的設(shè)計學(xué)生對EDA這門課程和技術(shù)由感性認(rèn)識上升到理性認(rèn)識并有初步的設(shè)計能力。2.課程設(shè)計的任務(wù)和根本要求2.1設(shè)計目的通過設(shè)計一個簡易拔河比賽游戲機(jī)熟練掌握EDA軟件QUARTUSII的使用方法；能利用EDA軟件QUARTUSII進(jìn)行一個電子技術(shù)綜合問題的設(shè)計；(3)掌握FPGA系統(tǒng)各種外圍接口的靈活運用,培養(yǎng)實驗的仿真及下載技能。(4)掌握按鍵分配、CLOCK調(diào)用、LED數(shù)碼管等外圍接口的VerilogHDL語言編程；〔5〕通過軟件編程和仿真理解并體會VHDL語言的常用編寫語言和語法規(guī)；(6)培養(yǎng)分析、尋找和排除電子電路中常見故障的能力；2.2設(shè)計要求1設(shè)計一個能進(jìn)行拔河游戲的電路。2電路使用15個(或9個)發(fā)光二極管〔機(jī)器限制的話可以選用六個發(fā)光二極管〕開機(jī)后只有中間一個發(fā)亮，此即拔河的中心點。3游戲雙方各持一個按鈕，迅速地、不斷地按動，產(chǎn)生脈沖，誰按得快，亮點就向誰的方向移動，每按一次，亮點移動一次。4亮點移到任一方終端二極管時，這一方就獲勝，此時雙方按鈕均無作用，輸出保持，只有復(fù)位后才使亮點恢復(fù)到中心。5用數(shù)碼管顯示獲勝者的盤數(shù)，并設(shè)置復(fù)位按鈕。2.3設(shè)計方案設(shè)置兩個按鈕分別代表兩個選手，用按鈕高電平信號輸出表示選手用力一次。將兩個按鈕信號分別接入兩個計數(shù)器，用來存儲他們的的用力情況。然后將他們的用力情況接入一個比擬模塊的兩個輸入端，假設(shè)一方比另一方多用力一次，那么將亮點向該方向移位一次。他們用力情況比擬即結(jié)果處理的全部可能可以全部列出。這樣拔河較量的過程和結(jié)果就可以通過亮點的變化表示出來。然后需要在任意一方勝利時設(shè)定兩名選手的按鍵功能失效。只有復(fù)位接觸這處設(shè)定后才能再次按鍵比賽。同時設(shè)定在一方勝利時給出勝利信號，作為一個上升脈沖接入勝利次數(shù)計數(shù)器。計數(shù)器輸出通過譯碼器后在LED數(shù)碼管上顯示出來。勝利計數(shù)器的復(fù)位端口獨立設(shè)為勝利次數(shù)顯示復(fù)位鍵。如下列圖所示：4設(shè)計過程4.1總體設(shè)計〔1〕先設(shè)計一個分頻器，用來比照賽信號的輸出頻率進(jìn)行控制。可以這樣理解：我要怎樣認(rèn)為參賽一方獲得了暫時的領(lǐng)先優(yōu)勢呢，答案是我可以設(shè)計參賽方按鍵假設(shè)干次后才認(rèn)為亮點向它那方移動一次。這樣可以更真實的反響比賽過程。這個設(shè)想我通過分頻器來實現(xiàn)。當(dāng)然，老師給出的要求是領(lǐng)先按一次就認(rèn)為亮點移動一次，我就可以直接把我的分頻器改為不變分頻，這樣只需在分頻程序里改動一點數(shù)據(jù)即可，也容易做到。為了硬件驗證的簡單同時兼顧程序的可擴(kuò)展性，我這里的分頻器以三分頻來設(shè)計。即先設(shè)計一個三分頻器?！?〕設(shè)計一個四位16進(jìn)制計數(shù)器。這個東西因為有之前的實驗根底，思路相比照擬清晰。復(fù)位端，使能端和進(jìn)位輸出端都保存設(shè)計，方便以后任意選擇性使用。〔3〕設(shè)計一個比擬模塊。這個模塊主要為了對雙方選手的用力情況進(jìn)行一個比擬。優(yōu)勢情況不同，經(jīng)過比擬，參賽方的優(yōu)勢可以通過電子繩的中心即一排二極管的亮點的移動來表達(dá)。這個只需要把選手的所有可能優(yōu)勢情況列出，并寫出對應(yīng)的亮點顯示序列即可。當(dāng)亮點移動到任意一端的終點后，設(shè)定有一個輸出端為‘0’，這個輸出端接到之前用力計數(shù)器和分頻器的使能端，限制比賽繼續(xù)，即雙方按鍵暫時失效。在勝利的同時輸出一個進(jìn)位信號，用以后繼勝利次數(shù)計數(shù)?！?〕設(shè)計勝利次數(shù)統(tǒng)計和顯示的模塊。這一模塊由計數(shù)器和譯碼器兩個局部組成，其實就是之前我們做的七段數(shù)碼管顯示。該局部里的計數(shù)器的使能端始終保持‘1’，而把復(fù)位鍵作為勝利次數(shù)顯示的復(fù)位鍵。〔5〕子模塊設(shè)計完后進(jìn)行整體組合。4．2模塊設(shè)計4模塊1分頻器設(shè)計分頻器設(shè)計的原理和思想其實就是一個計數(shù)器，只是把進(jìn)位端作為分頻輸出端，而把其他不需要的端口設(shè)計省略。計數(shù)周期由程序內(nèi)預(yù)置的計數(shù)上限來自由控制。我這里為了比照賽雙方按鍵選項有效進(jìn)行暫停復(fù)位的控制還參加了復(fù)位和使能控制端，與比賽信號計數(shù)器的使能，復(fù)位端口對應(yīng)著一起使用。其實比賽過程中的用力情況是通過比賽信號計數(shù)器來反響的。比賽計數(shù)器的那兩個端口已經(jīng)足夠使用。但是為了擴(kuò)展分頻器的功能，這兩個端口還是暫時保存。原理圖如下列圖所示：VHDL源程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclkgenisport(clk:instd_logic;rst4:instd_logic;en4:instd_logic;clk3:outstd_logic);endentityclkgen;architectureartofclkgenissignalct:integerrange0to8;beginprocess(clk,rst4,en4)beginifrst4='1'thenclk3<='0';elsifclk'eventandclk='1'thenifen4='1'thenifct<2thenct<=ct+1;clk3<='0';elsect<=0;clk3<='1';endif;endif;endif;endprocess;endarchitectureart;4模塊2二位16進(jìn)制計數(shù)器設(shè)計原理圖如下列圖所示：語言程序如下libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt4bisport(clk1,ena1,rst1:instd_logic;dout1,cout1:bufferstd_logic_vector(3downto0));endcnt4b;architectureartofcnt4bisbeginprocess(clk1,ena1,rst1) beginifrst1='1'thendout1<="0000";elsifclk1'eventandclk1='1'thenifena1='1'thendout1<=dout1+1; endif;endif;ifdout1=9thencout1<=cout1+'1';elsecout1<="0000";endif;endprocess;endarchitectureart;4模塊3比擬模塊比擬的對象是兩個拔河信號計數(shù)器輸出的四位2進(jìn)制數(shù)，所以模塊的這兩個輸入端口接入的數(shù)據(jù)類型務(wù)必設(shè)定為邏輯位矢量型。因為要由它的比擬結(jié)果來控制前面的使能情況。所以本模塊要專門設(shè)定一個輸出與前面局部進(jìn)行聯(lián)系。這個模塊要有拔河繩亮點顯示功能，故要有七位輸出對應(yīng)七個二極管。它的另一個重要功能是為以后的勝利次數(shù)計數(shù)器提供計數(shù)脈沖，所以每到亮點移至一段時要有一個類似進(jìn)位的計數(shù)輸出端。原理圖如下源程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitylmovisport(kl,kr:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0);en:outstd_logic;dl:bufferstd_logic;dr:bufferstd_logic;rst3:instd_logic);end;architectureoneoflmovisbeginprocess(rst3,kl,kr)beginifrst3='1'thenled<="0001000";en<='1';dl<='0';dr<='0';elsifkl-kr=1thenled<="0010000";en<='1';dl<='0';dr<='0';elsifkl-kr=2thenled<="0100000";en<='1';dl<='0';dr<='0';elsifkl-kr=3thenled<="1000000";en<='0';dl<='1';dr<='0';elsifkr-kl=1thenled<="0000100";en<='1';dl<='0';dr<='0';elsifkr-kl=2thenled<="0000010";en<='1';dl<='0';dr<='0';elsifkr-kl=3thenled<="0000001";en<='0';dr<='1';dl<='0';elsifkr-kl=0thenled<="0001000";en<='1';dl<='0';dr<='0';elsenull;endif;endprocess;end;4模塊4顯示模塊其實一個完整的顯示模塊應(yīng)該是有脈沖輸入，有脈沖計數(shù)和計數(shù)輸出。計數(shù)輸出通過一個譯碼器后接到硬件數(shù)碼管上。但是這里提前設(shè)計了計數(shù)器，并且還用例化語言進(jìn)行了總模塊設(shè)計，計數(shù)器和后續(xù)譯碼顯示功能是分別例化調(diào)用的。所以這里的顯示模塊就是指譯碼顯示。原理圖如下列圖所示：源程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydecledisport(din:instd_logic_vector(3downto0);ddout1:outstd_logic_vector(6downto0));enddecled;architectureartofdecledisbeginprocess(din)isbegincasedinis when"0000"=>ddout1<="0111111"; --??ê?0when"0001"=>ddout1<="0000110"; --??ê?1when"0010"=>ddout1<="1011011"; --??ê?2when"0011"=>ddout1<="1001111"; --??ê?3when"0100"=>ddout1<="1100110"; --??ê?4when"0101"=>ddout1<="1101101"; --??ê?5when"0110"=>ddout1<="1111101"; --??ê?6when"0111"=>ddout1<="0000111"; when"1000"=>ddout1<="1111111"; when"1001"=>ddout1<="1101111";when"1010"=>ddout1<="1110111"; when"1011"=>ddout1<="1111100"; when"1100"=>ddout1<="0111001"; when"1101"=>ddout1<="1011110"; when"1110"=>ddout1<="1111001"; when"1111"=>ddout1<="1110001"; whenothers=>ddout1<="0000000";endcase;endprocess;endart;4.3整體電路圖塊這一局部可以用例化語句直接把前面各小模塊有聯(lián)系的調(diào)入總模塊程序中，然后進(jìn)行編譯，仿真，管腳設(shè)置，程序下載，硬件測試。也可以采用先將各子模塊生成原理圖，然后在原理圖工程里對各子模塊電路圖進(jìn)行有效組合，形成整體模塊?？偰K源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitybaheisport(a,b,rst,rstj:instd_logic;led:outstd_logic_vector(6downto0);rshu:outstd_logic_vector(6downto0);lshu:outstd_logic_vector(6downto0));--cout:outstd_logic_vector(3downto0));endbahe;architectureoneofbaheiscomponentclkgenis--pinlv1port(clk:instd_logic;rst4:instd_logic;en4:instd_logic;clk3:outstd_logic);endcomponentclkgen;componentcnt4bis--jishuqi2port(clk1,rst1,ena1:instd_logic;dout1,cout1:outstd_logic_vector(3downto0));endcomponentcnt4b;componentlmovis--saomiaoxianshi3port(kl,kr:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0);en:outstd_logic;dl:bufferstd_logic;dr:bufferstd_logic;rst3:instd_logic);endcomponent;componentdecledis--xianshi4port(din:instd_logic_vector(3downto0);ddout1:outstd_logic_vector(6downto0));endcomponentdecled;signala1,b1,e,dl1,dr1:std_logic;signalkl1,kr1,x,y:std_logic_vector(3downto0);constantf:std_logic:='1';beginu1:clkgenportmap(clk=>a,clk3=>a1,rst4=>rst,en4=>e);--u2:clkgenportmap(clk=>b,clk3=>b1,rst4=>rst,en4=>e);-u3:cnt4bportmap(clk1=>a1,rst1=>rst,ena1=>e,dout1=>kl1);u4:cnt4bportmap(clk1=>b1,rst1=>rst,ena1=>e,dout1=>kr1);u5:lmovportmap(en=>e,kl=>kl1,kr=>kr1,rst3=>rst,led=>led,dl=>dl1,dr=>dr1);u6:cnt4bportmap(clk1=>dl1,rst1=>rstj,ena1=>f,dout1=>x);U7:decledportmap(din=>x,ddout1=>lshu);--名字關(guān)聯(lián)方式u8:cnt4bportmap(clk1=>dr1,rst1=>rstj,ena1=>f,dout1=>y);U9:decledportmap(din=>y,ddout1=>rshu);--名字關(guān)聯(lián)方式endarchitectureone;源程序生成的原理圖如下列圖所示：5.系統(tǒng)仿真整體模塊顯示波形本次實習(xí)要實現(xiàn)的功能在這個波形圖里都可以得到仿真。a或b脈沖來三次,記錄用力一次。用力差值到達(dá)三次，那么顯示勝利一次，并且鎖住代表用力的按鍵。需要rst來復(fù)位使重新啟用。而計數(shù)可以由rstj隨時清零。6.心得體會參考文獻(xiàn)[1]潘松著.EDA技術(shù)實用教程(第二版).北京：科學(xué)出版社,2005.[2]康華光主編.電子技術(shù)根底模擬局部.北京：高教出版社,2006.[3]閻石主編.數(shù)字電子技術(shù)根底.北京：高教出版社,2003.[4]相關(guān)網(wǎng)絡(luò)資源。附錄總模塊源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitybaheisport(a,b,rst,rstj:instd_logic;led:outstd_logic_vector(6downto0);rshu:outstd_logic_vector(6downto0);lshu:outstd_logic_vector(6downto0));--cout:outstd_logic_vector(3downto0));endbahe;architectureoneofbaheiscomponentclkgenis--pinlv1port(clk:instd_logic;rst4:instd_logic;en4:instd_logic;clk3:outstd_logic);endcomponentclkgen;componentcnt4bis--jishuqi2port(clk1,rst1,ena1:instd_logic;dout1,cout1:outstd_logic_vector(3downto0));endcomponentcnt4b;componentlmovis--saomiaoxianshi3port(kl,kr:i