實(shí)時信號處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)王明全wmingquan@2014課程目標(biāo)了解實(shí)時信號處理的概念、技術(shù)和發(fā)展趨勢掌握算法從通用計(jì)算環(huán)境移植到VLSI結(jié)構(gòu)的方法重點(diǎn)基于FPGA的數(shù)字信號處理系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)技術(shù)學(xué)時：40（第1～10周）相關(guān)課程基礎(chǔ)課程數(shù)字電路設(shè)計(jì)，信號與系統(tǒng)數(shù)字信號處理理論可編程邏輯器件與EDA技術(shù)硬件描述語言（VHDL或Verilog）后續(xù)課程VLSI數(shù)字信號處理系統(tǒng)設(shè)計(jì)嵌入式實(shí)時信號處理技術(shù)及應(yīng)用實(shí)踐信號與信息處理和電子與通信工程專業(yè)研究生學(xué)位課教材DigitalSignalProcessingwithFPGA(3rdEdition),UweMeyer-Baese,Springer,2007第2版中譯本：數(shù)字信號處理的FPGA實(shí)現(xiàn)，劉凌譯，清華大學(xué)出版社，2006參考書目（1）VLSIDigitalSignalProcessingSystems–DesignandImplementation,keshabK.Parhi,Wiley,1999中譯本：VLSI數(shù)字信號處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，陳弘毅等譯，機(jī)械工業(yè)出版社，2004參考書目（2）實(shí)時信號處理-信號處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)，J.G.Ackenhusen著，李玉柏等譯，電子工業(yè)出版社，2002VLSI數(shù)字信號處理-設(shè)計(jì)與實(shí)現(xiàn)，張欣著，科學(xué)出版社，2003無線通信FPGA設(shè)計(jì)，田耘等編，電子工業(yè)出版社，2008講授內(nèi)容安排1.緒論數(shù)字信號處理與FPGA，數(shù)字信號處理的技術(shù)要求、設(shè)計(jì)與實(shí)現(xiàn)2.數(shù)字系統(tǒng)與基本算術(shù)單元設(shè)計(jì)數(shù)字表示法，加法器、乘法器和除法器設(shè)計(jì)，浮點(diǎn)運(yùn)算實(shí)現(xiàn)，MAC和SOP3.數(shù)字濾波器設(shè)計(jì)

FIR濾波器，IIR濾波器4.多采樣率信號處理5.Fourier變換DFT，F(xiàn)FT，DCT第1章

緒論I.

VLSI數(shù)字信號處理概述數(shù)字信號處理系統(tǒng)數(shù)字信號處理系統(tǒng)的VLSI設(shè)計(jì)目標(biāo)數(shù)字信號處理系統(tǒng)的設(shè)計(jì)目標(biāo)以最佳的速度、功耗和面積等技術(shù)指標(biāo)實(shí)現(xiàn)復(fù)雜的信號處理運(yùn)算。數(shù)字信號處理系統(tǒng)VLSI設(shè)計(jì)目標(biāo)充分利用硬件電路直接完成數(shù)字信號處理所具有的高速優(yōu)勢，形成高性能的全硬件數(shù)學(xué)信號處理系統(tǒng)。系統(tǒng)實(shí)時性（1）將數(shù)字信號處理系統(tǒng)的功能定義為一個變換Tj，對輸入信號xi（n）進(jìn)行處理，得到輸出信號yj（m）。系統(tǒng)實(shí)時性（2）Tc

<LTx時輸入和相應(yīng)輸出的定時關(guān)系Tc小于幀持續(xù)時間，輸出總能跟上輸入系統(tǒng)實(shí)時性（3）Tc

>LTx時輸入和相應(yīng)輸出的定時關(guān)系Tc

小于幀持續(xù)時間，前一幀的計(jì)算要在下一幀的最后一個樣本到達(dá)之后才能完成，輸出會越來越落后于輸入系統(tǒng)實(shí)時性（4）實(shí)時概念如果在使用變換Tj計(jì)算每個輸出樣本yj（m）的時候，完成計(jì)算所需時間不超過對輸出yj（m）有影響的所有xi（n）的持續(xù)時間，則稱該系統(tǒng)是實(shí)時的。核心意義：實(shí)時系統(tǒng)的基本要求就是對xi（n）進(jìn)行的計(jì)算Tj必須在特定時間內(nèi)完成，這個時間就是樣本集xi（n）的持續(xù)時間。實(shí)時處理的判別條件1.輸入樣本周期Tx2.變換Tj的復(fù)雜度3.完成變換的計(jì)算速度數(shù)據(jù)驅(qū)動特性數(shù)據(jù)驅(qū)動特性一旦所有的數(shù)據(jù)準(zhǔn)備好，DSP系統(tǒng)中任何子任務(wù)或計(jì)算皆可執(zhí)行。系統(tǒng)由數(shù)據(jù)流而非系統(tǒng)時鐘進(jìn)行同步。DSP系統(tǒng)可以用不需要全局時鐘的異步電路實(shí)現(xiàn)。非中止性數(shù)字信號處理應(yīng)用典型數(shù)字信號處理算法卷積，相關(guān)和數(shù)字濾波器隨機(jī)梯度和最小均方差自適應(yīng)濾波器快匹配算法和離散余弦變換(DCT)——運(yùn)動估計(jì)矢量量化——圖像處理和壓縮Viterbi算法——動態(tài)規(guī)劃抽取和插值——多速率信號處理小波和濾波器組數(shù)字信號處理應(yīng)用的發(fā)展VLSI數(shù)字信號處理系統(tǒng)的優(yōu)勢通用結(jié)構(gòu)器件實(shí)現(xiàn)（通用可編程處理器（GPP）和DSP處理器）——軟件計(jì)算系統(tǒng)利用軟件和相應(yīng)的計(jì)算邏輯電路完成信號處理計(jì)算，算法易于實(shí)現(xiàn)；串行，無法實(shí)現(xiàn)并行處理；靈活性（通用性）好，但限制數(shù)字信號處理速度；一般用作主控制器。專用結(jié)構(gòu)(全定制VLSI電路)實(shí)現(xiàn)速度、結(jié)構(gòu)和功耗的整體優(yōu)化；功能針對算法專門設(shè)計(jì)；并行計(jì)算結(jié)構(gòu)，系統(tǒng)處理速度提高；靈活性（通用性）差，價格競爭優(yōu)勢弱；一般用作協(xié)處理器。數(shù)字信號處理系統(tǒng)性能衡量標(biāo)準(zhǔn)所需的硬件電路資源或軟件空間由數(shù)據(jù)吞吐量和時鐘頻率決定的運(yùn)行速度實(shí)現(xiàn)既定任務(wù)所需的功耗有限字長效應(yīng)由量化和四舍五入造成CMOS工藝進(jìn)展性能鴻溝?。?）隨著應(yīng)用需求的不斷提升，以及算法復(fù)雜度的不斷增高，對更高性能的信號處理器的需求不斷增加，傳統(tǒng)的固定架構(gòu)的DSP處理器無法應(yīng)對；在處理復(fù)雜度不斷提升的算法的高性能模塊時，需要采用DSP協(xié)處理器。

性能鴻溝?。?）面積—速度—功耗的折衷考慮三維優(yōu)化(面積，速度，功耗)實(shí)現(xiàn)預(yù)期的速度—面積—功率折衷功耗延遲減低技術(shù)→通過低電壓操作提高速度和降低功耗；由于乘法運(yùn)算在信號處理中占主導(dǎo)地位，減少乘法的操作次數(shù)至關(guān)重要（通過強(qiáng)度縮減實(shí)現(xiàn)）。并行處理機(jī)制采用并行處理加快處理速度（性能）模塊顆粒度工作（job），任務(wù)（Task），過程（Process），變量（Variable），位（Bit）

并發(fā)控制中央控制（編程）數(shù)據(jù)驅(qū)動數(shù)據(jù)流,需求驅(qū)動通信過程專業(yè)網(wǎng)絡(luò)結(jié)構(gòu)共享存儲器問題規(guī)模模塊數(shù)內(nèi)存大小鴻溝解決方案更高…高性能的通用處理器實(shí)質(zhì)上為一種軟件計(jì)算系統(tǒng)—利用軟件和硬件輔助邏輯實(shí)現(xiàn)信號處理計(jì)算。性能更高的定制VLSI電路靈活性（易變性）差，價格競爭力弱。FPGA非常適合彌補(bǔ)復(fù)雜算法和處理器之間存在的性能鴻溝能實(shí)現(xiàn)并行處理，具有極高性能的信號處理能力；體系結(jié)構(gòu)靈活，實(shí)現(xiàn)風(fēng)險(xiǎn)較低；允許設(shè)計(jì)移植，以處理不斷變化的設(shè)計(jì)需求；開發(fā)人員可創(chuàng)建一個定制的、與眾不同的解決方案；價格下降空間較大；從功能實(shí)現(xiàn)角度計(jì)算，功耗較低。可用設(shè)計(jì)資源：IP核典型DSP系統(tǒng)設(shè)計(jì)流程規(guī)范/標(biāo)準(zhǔn)浮點(diǎn)系統(tǒng)模型定點(diǎn)系統(tǒng)模型定點(diǎn)硬件模型物理實(shí)現(xiàn)描述系統(tǒng)功能的文檔C,Matlab,Simulink等代碼浮點(diǎn)代碼被轉(zhuǎn)化為定點(diǎn)的C,Matlab,Simulink代碼，然后對照浮點(diǎn)模型做誤差分析和性能比對。用VHDL或Verilog實(shí)現(xiàn)的定點(diǎn)系統(tǒng)模型，該模型可由EDA工具（高層次綜合工具、XilinxSystemGenerator等）或手工實(shí)現(xiàn)。在FPGA或ASIC平臺上實(shí)現(xiàn)基本分析和設(shè)計(jì)方法基本流程：需求分析→算法分析和設(shè)計(jì)→系統(tǒng)結(jié)構(gòu)設(shè)計(jì)→實(shí)現(xiàn)與調(diào)試算法分析目標(biāo)：建立滿足處理速度和功耗要求，同時具有最小結(jié)構(gòu)的電路系統(tǒng)結(jié)構(gòu)。區(qū)別于通用結(jié)構(gòu)器件：保證速度和優(yōu)化軟件和存儲器需求結(jié)構(gòu)設(shè)計(jì)目標(biāo)：通過數(shù)字電路結(jié)構(gòu)完成算法的運(yùn)算結(jié)構(gòu)結(jié)構(gòu)設(shè)計(jì)完全以算法結(jié)構(gòu)為核心，以數(shù)字電路為目標(biāo)。區(qū)別于通用結(jié)構(gòu)器件：計(jì)算系統(tǒng)固定，以組織指令實(shí)現(xiàn)算法軟件結(jié)構(gòu)為目標(biāo)。核心實(shí)現(xiàn)技術(shù)算法分析針對系統(tǒng)設(shè)計(jì)目標(biāo)，尋找適合用簡單數(shù)字邏輯電路實(shí)現(xiàn)的計(jì)算方法。計(jì)算結(jié)構(gòu)分析——尋找計(jì)算過程的優(yōu)化方法，降低計(jì)算復(fù)雜度算子機(jī)構(gòu)分析——尋找算子合并或分解的可能性，找出最簡單的算子模塊電路注意：必須以數(shù)字電路為基本出發(fā)點(diǎn)，才能得到正確的分析結(jié)果！核心實(shí)現(xiàn)技術(shù)計(jì)算結(jié)構(gòu)設(shè)計(jì)算法分析的結(jié)構(gòu)為計(jì)算結(jié)構(gòu)設(shè)計(jì)提供了電路的核心結(jié)構(gòu)，是電路最簡設(shè)計(jì)的依據(jù)計(jì)算結(jié)構(gòu)設(shè)計(jì)必須滿足信號處理速度要求——實(shí)現(xiàn)算法的基本保證電路設(shè)計(jì)依據(jù)計(jì)算結(jié)構(gòu)設(shè)計(jì)的結(jié)果，找出滿足結(jié)構(gòu)設(shè)計(jì)要求的數(shù)字電路滿足速度和功耗要求II.FPGA技術(shù)VLSI電路分類現(xiàn)場可編程邏輯現(xiàn)場可編程邏輯—Field-ProgrammableLogic（FPL）分類小顆粒度門海（Seaofgates）中顆粒度FPGA，F(xiàn)ieldProgrammableLogicArray大顆粒度CPLD，ComplexprogrammableLogicDeviceFPGA和CPLD結(jié)構(gòu)FPGACPLD現(xiàn)場可編程邏輯陣列FPGA（1）可配置邏輯資源可配置邏輯塊（ConfigurablelogicBlocks，CLBs)基本功能單元—一般以整列形成遍布整個芯片F(xiàn)PGA（2）I/O塊(I/OBlocks，IOBs)內(nèi)部邏輯和外部封裝引腳的接口電路.互聯(lián)資源—布線通道

CLB和IOB之間的布線通道包括各種長度的連線和可編程連接開關(guān)，將各個可編程邏輯塊或I/O塊連接起來，構(gòu)成特定功能的電路FPGA（3）主要生產(chǎn)廠商Xilinx,Altera—市場領(lǐng)導(dǎo)者和長期競爭對手其他廠商LatticeSemiconductor(基于flash,基于SRAM)Actel(反熔絲,基于flash,混合信號產(chǎn)品)SiliconBlueTechnologies(低功耗)Achronix(SPEEDSTERSD60–RAMbased,1.5GHzfabricspeed)QuickLogic(主打重點(diǎn)客戶特定標(biāo)準(zhǔn)產(chǎn)品,非通用

FPGAs)XilinxCLBXilinxLogicCellXilinx

Virtex-IIProFPGA體系結(jié)構(gòu)Xilinx

Virtex-IICLB?一個Virtex-IICLB包含4個slice(Virtex/Spartan系列每個CLB有2個slices)。?數(shù)字邏輯設(shè)計(jì)在slice內(nèi)完成。?CLB內(nèi)的Slice是互聯(lián)的，并通過開關(guān)矩陣和其它的CLB進(jìn)行連接。?Cin

和

Cout

信號：用于算術(shù)功能實(shí)現(xiàn)。?1個slice可實(shí)現(xiàn)1個2-bit全加器，這樣1個CLB可以實(shí)現(xiàn)2個獨(dú)立的4-bit全加器。Xilinx

Virtex-IISlice（1）Xilinx

Virtex-IISlice（上半部）Xilinx

Virtex-IISlice（2）查找表（LookUpTable，LUT）實(shí)現(xiàn)任意4輸入布爾運(yùn)算—FPGA中的邏輯操作就是由4輸入查找表來完成。寄存器（register）用于實(shí)現(xiàn)同步邏輯；MUX和CY用于實(shí)現(xiàn)信號路由；算術(shù)邏輯（ArithmeticLogic）可用于實(shí)現(xiàn)高效乘法運(yùn)算。LUT也可以作為RAM使用——RAM161個LUT可以存儲16bit，可當(dāng)做1個16×1RAM使用；2個LUT可以形成1個32×1單口RAM或1個16×1雙口RAM；1片Virtex-IIPro有55,616個slice，則其上共有55,616×2LUT×16bit=1,738Kb的分布式RAM;在FPGA的任意區(qū)域上創(chuàng)建小的RAM的能力對于實(shí)現(xiàn)DSP系統(tǒng)非常有用。LUT還可以實(shí)現(xiàn)1個16-bit移位寄存器——SRL16SRL16和與LUT相連接的寄存器相結(jié)合后，可在slice的半部實(shí)現(xiàn)17個時鐘的延時。SRL16可以通過級聯(lián)獲得更長的延時。Xilinx

Virtex-II塊RAMXilinx

Virtex-II上分布有若干個專用的18Kb(bit)塊RAM。XC2VP125帶有556個塊RAM，總共有556×18=10,008Kb塊RAM。塊RAM可在FPGA進(jìn)行配置時進(jìn)行寫操作，或在邏輯操作時進(jìn)行讀/寫操作。

塊RAM可以是單口或雙口Xilinx

Virtex-II嵌入式乘法器?嵌入式乘法被安排在CLB之間的縱列中。?乘法器為18×18bit，并且和塊RAM相鄰，以便于存儲數(shù)據(jù)。?運(yùn)行速度快，超過300MHz。?將嵌入式乘法器和LUT相結(jié)合可實(shí)現(xiàn)MAC單元。?通過級聯(lián)可實(shí)現(xiàn)較大位寬乘法運(yùn)算。XilinxXtremeDSP從

Virtex4系列開始，Xilinx推出了在FPGA上實(shí)現(xiàn)高速DSP運(yùn)算的DSP48模塊.Spartan-3A：DSP48A模塊Virtex5:DSP48E模塊基本來講，DSP48模塊是1個帶有某些特性的乘累加運(yùn)算核心。XtremeDSP互聯(lián)DSP48和塊RAM之間具有專用的互聯(lián)，以防止出現(xiàn)互聯(lián)帶寬不足問題。DSP48Slice:Virtex4DSP48ESlice:Virtex5DSP48功能DSP48slice的數(shù)學(xué)計(jì)算部分包含1個18-bit×18-bit2的補(bǔ)碼（2C）乘法器，其后連接3個48-bit數(shù)據(jù)通道多路選擇器（輸出為X，Y和Z），多路選擇器的輸出與1個3輸入48-bit加（減）法器相連。DSP48slice的數(shù)據(jù)和控制輸入給到算術(shù)部分，或者有選擇地寄存1到2次，以協(xié)助構(gòu)建流水線結(jié)構(gòu)。數(shù)據(jù)輸入A和B可以被寄存1到2次。其它的數(shù)據(jù)輸入和控制輸入可以被寄存1次。采用流水線寄存器時，運(yùn)行速度可達(dá)500MHz。AdderOut=(Z±(X+Y+CIN))DSP48簡圖DSP48的數(shù)學(xué)計(jì)算功能DSP48可以完成的數(shù)學(xué)計(jì)算功能有：加減法累加乘法乘累加多路選擇桶形移位寄存器Counter除法(多個時鐘周期)平方根(多個時鐘周期)可以實(shí)現(xiàn)的濾波器：串行FIR濾波器(Xilinx稱之為MACC濾波器)并行FIR濾波器半并行FIR濾波器多速率FIR濾波器MACC濾波器96個系數(shù)最大輸入采樣率=時鐘頻率/抽頭個數(shù)對稱MACC濾波器線性相位，系數(shù)對稱。最大輸入采樣率=時鐘頻率/（抽頭個數(shù)/2)復(fù)雜可編程邏輯器件CPLD（1）一種復(fù)雜度介于PAL和FPGA之間的可編程邏輯器件，體系結(jié)構(gòu)上同時具有PAL和FPGA的特性。包含二類可編程資源：

可編程邏輯宏單元—LogicMacroCell（LMC）圍繞中心的可編程互連矩陣單元組成，邏輯結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可根據(jù)需要生成特定的電路結(jié)構(gòu)可編程互連矩陣—ProgrammableInterconnectionArrays（PIA）將各個LMC連接起來構(gòu)成特定功能的電路采用固定長度的金屬線進(jìn)行各邏輯塊的互連，邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn)較常用的有Xilinx公司的EPLD和Altera公司的CPLDCPLD（2）和PAL相同的特性：具有非易失性配置存儲內(nèi)存，不同于FPGA需要外部配置用ROM存儲器，可在系統(tǒng)上電啟動同時具備功能。大部分傳統(tǒng)的CPLD器件中，布線對內(nèi)部邏輯塊和外部引腳連接的輸入和輸出信號進(jìn)行約束，減少內(nèi)部狀態(tài)存儲和深層次邏輯和外部環(huán)境直接接觸的機(jī)會。CPLD（3）和FPGA相同的特性：可用邏輯門數(shù)量大

CPLD通常有幾千到上萬個的邏輯門，可以實(shí)現(xiàn)中等復(fù)雜度數(shù)據(jù)處理應(yīng)用。而PAL最多有幾百個邏輯門，F(xiàn)PGA的邏輯門數(shù)量一般為幾萬到幾百萬之間。具有比積之和更靈活的邏輯機(jī)制，包括宏單元之間的復(fù)雜反饋路徑，以及便于實(shí)現(xiàn)如整數(shù)算術(shù)運(yùn)算的各種常用功能的專門邏輯。著名CPLD生產(chǎn)廠商Atmel

CypressSemiconductorLatticeSemiconductorXilinx-EPLDFPGA和CPLD之間的區(qū)別（1）設(shè)計(jì)目標(biāo)FPGA的觸發(fā)器豐富，適于實(shí)現(xiàn)時序邏輯；CPLD的觸發(fā)器較少，乘積項(xiàng)豐富，適于實(shí)現(xiàn)組合邏輯。布線結(jié)構(gòu)CPLD–連續(xù)式布線結(jié)構(gòu)，時序延遲具有可預(yù)測性；FPGA–分段式布線結(jié)構(gòu)，時序延遲不可預(yù)測。FPGA比CPLD具有更好的編程靈活性CPLD–通過修改具有固定內(nèi)連電路的邏輯功能來編程（邏輯塊級）；FPGA–通過改變內(nèi)部連線的布線來編程（邏輯門級）。FPGA和CPLD區(qū)別（2）FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)CPLD的速度比FPGA快FPGA是門級編程,并且CLB之間采用分布式互聯(lián)CPLD是邏輯塊級編程,并且其邏輯塊之間采用集總式互聯(lián)CPLD比FPGA使用起來更方便。CPLD編程采用E2PROM或Flash技術(shù),無需外部存儲器芯片,使用簡單。FPGA的編程信息需存放在外部存儲器上,使用復(fù)雜。FPGA和CPLD區(qū)別（3）在編程方式上不同CPLD主要是基于E2PROM或Flash存儲器編程編程次數(shù)可達(dá)1百萬次，優(yōu)點(diǎn)是系統(tǒng)斷電時編程信息也不丟失可分為在編程器上編程和在系統(tǒng)編程兩類FPGA大部分是基于SRAM編程編程信息在系統(tǒng)斷電時丟失，每次上電時需從器件外部將編程數(shù)據(jù)重新寫入SRAM中優(yōu)點(diǎn)：可以編程任意次，可在工作中快速編程,從而實(shí)現(xiàn)板級和系統(tǒng)級的動態(tài)配置CPLD保密性好，F(xiàn)PGA保密性差。CPLD的功耗要比FPGA大，且集成度越高越明顯FPGA與PDSPPDSP—ProgrammableDigitalSignalProcessor基于復(fù)雜指令集的哈佛結(jié)構(gòu)，包含至少一個快速陣列乘法器