./觸發(fā)器一、單項(xiàng)選擇題：<1>對于D觸發(fā)器,欲使Qn+1=Qn,應(yīng)使輸入D=。A、0

B、1

C、Q

D、<2>對于T觸發(fā)器,若原態(tài)Qn=0,欲使新態(tài)Qn+1=1,應(yīng)使輸入T=。A、0

B、1

C、Q<4>請選擇正確的RS觸發(fā)器特性方程式。A、B、C、<約束條件為>

D、<5>請選擇正確的T觸發(fā)器特性方程式。A、B、C、D、<6>試寫出圖所示各觸發(fā)器輸出的次態(tài)函數(shù)<Qn+1>。A、B、C、D、<7>下列觸發(fā)器中沒有約束條件的是。A、基本RS觸發(fā)器

B、主從RS觸發(fā)器

C、同步RS觸發(fā)器

D、邊沿D觸發(fā)器二、多項(xiàng)選擇題：<1>描述觸發(fā)器的邏輯功能的方法有。A、狀態(tài)轉(zhuǎn)換真值表

B、特性方程C、狀態(tài)轉(zhuǎn)換圖

D、狀態(tài)轉(zhuǎn)換卡諾圖<2>欲使JK觸發(fā)器按Qn+1=Qn工作,可使JK觸發(fā)器的輸入端。A、J=K=0

B、J=Q,K=

C、J=,K=Q

D、J=Q,K=0

<3>欲使JK觸發(fā)器按Qn+1=0工作,可使JK觸發(fā)器的輸入端。A、J=K=1

B、J=0,K=0

C、J=1,K=0

D、J=0,K=1<4>欲使JK觸發(fā)器按Qn+1=1工作,可使JK觸發(fā)器的輸入端。A、J=K=1

B、J=1,K=0

C、J=K=0

D、J=0,K=1三、判斷題：<1>D觸發(fā)器的特性方程為Qn+1=D,與Qn無關(guān),所以它沒有記憶功能?！?lt;2>同步觸發(fā)器存在空翻現(xiàn)象,而邊沿觸發(fā)器和主從觸發(fā)器克服了空翻?！?lt;3>主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。〔<8>同步RS觸發(fā)器在時鐘CP=0時,觸發(fā)器的狀態(tài)不改變<

>。<9>D觸發(fā)器的特性方程為Qn+1=D,與Qn無關(guān),所以它沒有記憶功能<

>。<10>對于邊沿JK觸發(fā)器,在CP為高電平期間,當(dāng)J=K=1時,狀態(tài)會翻轉(zhuǎn)一次<

>。四、填空題：<1>觸發(fā)器有〔個穩(wěn)態(tài),存儲8位二進(jìn)制信息要〔個觸發(fā)器。<2>在一個CP脈沖作用下,引起觸發(fā)器兩次或多次翻轉(zhuǎn)的現(xiàn)象稱為觸發(fā)器的〔,觸發(fā)方式為〔式或〔式的觸發(fā)器不會出現(xiàn)這種現(xiàn)象。<3>按邏輯功能分,觸發(fā)器有〔、〔、〔、〔、〔五種。<4>觸發(fā)器有〔個穩(wěn)定狀態(tài),當(dāng)＝0,＝1時,稱為〔狀態(tài)。時序邏輯電路一、單項(xiàng)選擇題：<2>某512位串行輸入串行輸出右移寄存器,已知時鐘頻率為4MHZ,數(shù)據(jù)從輸入端到達(dá)輸出端被延遲多長時間？A、128μs

B、256μs

C、512μs

D、1024μs<3>4個觸發(fā)器構(gòu)成的8421BCD碼計(jì)數(shù)器共有〔個無效狀態(tài)。A、6

B、8

C、10

D、4<4>四位二進(jìn)制計(jì)數(shù)器模為A、小于16

B、等于16

C、大于16

D、等于10<5>利用異步預(yù)置數(shù)端構(gòu)成N進(jìn)制加法計(jì)數(shù)器,若預(yù)置數(shù)據(jù)為0,則應(yīng)將〔所對應(yīng)的狀態(tài)譯碼后驅(qū)動控制端。A、N

B、N－1

C、N+1<7>采用集成中規(guī)模加法計(jì)數(shù)器74LS161構(gòu)成的電路如圖所示,選擇正確答案。A、十進(jìn)制加法計(jì)數(shù)器B、十二進(jìn)制加法計(jì)數(shù)器C、十五進(jìn)制加法計(jì)數(shù)器D、七進(jìn)制加法計(jì)數(shù)器<8>采用74LS90異步分頻十進(jìn)制計(jì)數(shù)器構(gòu)成的電路如圖所示,選擇正確答案。A、七進(jìn)制加法計(jì)數(shù)器B、十二進(jìn)制加法計(jì)數(shù)器C、十五進(jìn)制加法計(jì)數(shù)器D、六進(jìn)制加法計(jì)數(shù)器<9>指出下列各種觸發(fā)器中,不能組成移位寄存的觸發(fā)器。A、基本RS觸發(fā)器B、同步RS觸發(fā)器C、主從JK觸發(fā)器D、維持阻塞D觸發(fā)器二、判斷題：<1>同步時序電路由組合電路和存儲器兩部分組成?！?lt;2>同步時序電路具有統(tǒng)一的時鐘CP控制?！?lt;3>異步時序電路的各級觸發(fā)器類型不同。〔<4>環(huán)形計(jì)數(shù)器如果不作自啟動修改,則總有孤立狀態(tài)存在?！?lt;5>設(shè)計(jì)一個同步、模為五的計(jì)數(shù)器,需要5個觸發(fā)器<

>。三、填空題<6小題,共7.5分>

<1>寄存器按照功能不同可分為兩類：〔寄存器和〔寄存器。<2>時序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時鐘控制分為〔時序電路和〔時序電路。<3>表示時序邏輯電路功能的方法主要有：〔、〔、〔、〔和〔等。<4>寄存器要存放n位二進(jìn)制數(shù)碼時,需要〔個觸發(fā)器。<5>一個N進(jìn)制計(jì)數(shù)器也可以稱為〔分頻器。<6>數(shù)字電路按照是否有記憶功能通常可分為兩類：〔、〔。<7>〔是組成寄存器和移位寄存器的基本單元電器,而一個觸發(fā)器可存放〔位二進(jìn)制代碼,一個n位的數(shù)碼寄存器和移位寄存器需由〔個觸發(fā)器組成。<8>4位移位寄存器,經(jīng)過〔個CP脈沖后可將4位串行輸入數(shù)據(jù)全部串行輸入到寄存器內(nèi),再經(jīng)過〔個CP可以在串行輸出端依次輸出該4位數(shù)據(jù)。四、解答題：<1>JK觸發(fā)器組成圖所示電路。分析該電路是幾進(jìn)制計(jì)數(shù)器？畫出電路的狀態(tài)轉(zhuǎn)換圖。<2>D觸發(fā)器組成的同步計(jì)數(shù)電路如圖所示。分析電路功能,畫出電路的狀態(tài)轉(zhuǎn)換圖。說明電路的特點(diǎn)是什么。<3>試分析圖的計(jì)數(shù)器在M=1和M=0時各為幾進(jìn)制。<4>分析圖給出的電路,說明這是多少進(jìn)制的計(jì)數(shù)器,兩片之間多少進(jìn)制。74LS161的功能表見題5.10。<5>試用JK觸發(fā)器和門電路設(shè)計(jì)一個同步七進(jìn)制加法計(jì)數(shù)器,并檢查能否自啟動。<6>試用上升沿觸發(fā)的D觸發(fā)器和與非門設(shè)計(jì)一個自然態(tài)序四進(jìn)制同步計(jì)數(shù)器。<7>分析圖時序電路的邏輯功能,寫出電路的驅(qū)動方程、狀態(tài)方程和輸出方程,畫出電路的狀態(tài)轉(zhuǎn)換圖,說明電路能否自啟動。<8>圖<a>所示電路由計(jì)數(shù)器和組合電路兩部分組成,測得在CP作用下計(jì)數(shù)器3個輸出端A、B、C的波形及組合電路的輸出端P的波形如圖<b>所示。=1\*GB3①計(jì)數(shù)器是幾進(jìn)制的？屬加法計(jì)數(shù)器還是減法計(jì)數(shù)器？<以C為高位>=2\*GB3②根據(jù)波形圖<b>設(shè)計(jì)圖<a>中的組合電路,實(shí)現(xiàn)P的功能。列出真值表,用卡諾圖化簡法得到最簡與或式,然后用盡量少的與非門實(shí)現(xiàn)該電路。<9>試分析圖題所示的計(jì)數(shù)器電路說明是幾進(jìn)制計(jì)數(shù)器。<10>用同步置數(shù)法將集成計(jì)數(shù)器7416l連接成下列計(jì)數(shù)器,并