SPI總線協(xié)議及SPI時(shí)序圖詳PCB的布局上節(jié)省空間，提供方便，正是出于這種簡(jiǎn)單易用的特性，現(xiàn)下降沿到來(lái)的時(shí)候，sdi周期的數(shù)據(jù)情況演示一遍(假設(shè)上升沿發(fā)送數(shù)據(jù))000-00SPI總線協(xié)議及SPI時(shí)序圖詳PCB的布局上節(jié)省空間，提供方便，正是出于這種簡(jiǎn)單易用的特性，現(xiàn)下降沿到來(lái)的時(shí)候，sdi周期的數(shù)據(jù)情況演示一遍(假設(shè)上升沿發(fā)送數(shù)據(jù))000-00110--1--0011220--1--1100330--1--0011440--1--1100550--1--0011660--1--1100770--1--0011880--1--110080--1表示上升沿、1--0表示下降沿，sdisdo相對(duì)于主機(jī)而言的。根據(jù)以上分析，SPIMotorola3線方式進(jìn)行通信:SCKMOSI，一條數(shù)據(jù)MISO;CPU與各種外圍器件進(jìn)行全雙工、同步串行通訊。SPI主要特點(diǎn)有:可以同時(shí)發(fā)出和接收串行數(shù)據(jù);可以當(dāng)作主機(jī)或從SPI總線有四種工作方式(SP0,SP1,SP2,SP3)SPI0SPI3SPI模塊為了和外設(shè)進(jìn)行數(shù)據(jù)交換，根據(jù)外設(shè)工作要求，其輸出串行同步時(shí)鐘極性和相位可以進(jìn)行配置，時(shí)鐘極性(CPOL)對(duì)傳輸協(xié)議沒(méi)有重大的影響。如果CPOL=0，串行同步時(shí)鐘的空閑狀態(tài)為低電平；如果CPOL=1，串行同步時(shí)鐘的空閑狀態(tài)為高電平。時(shí)鐘相位(CPHA)CPHA=1，在串行同步時(shí)鐘的第二個(gè)跳變沿(上升或下降)數(shù)據(jù)被采樣。SPI主模塊和與之通信的外設(shè)音時(shí)鐘相位和極性應(yīng)該一致。SPI接口有四種不同的數(shù)據(jù)傳輸時(shí)序，取決于CPOLCPHL1中表現(xiàn)了這四種時(shí)序，時(shí)序與CPOL、CPHL的時(shí)鐘沿）。首先來(lái)看主器件，主器件的輸出口（MOSI）bit1bit1的呢？bit1的輸出時(shí)刻實(shí)際上在SCK信號(hào)有效以前，比SCK的上升沿還要早半個(gè)時(shí)鐘周期。bit1的輸出時(shí)刻與SSEL信號(hào)沒(méi)有關(guān)系。再來(lái)注意圖3中，CS信號(hào)有效后（低電平有效，注意CS下降沿后發(fā)生的情況），故意用延時(shí)程序延時(shí)了一段時(shí)間，之后再向數(shù)據(jù)寄存器bit1的情況（MOSI）?？梢钥闯?，bit1（1）是在SCK刻開(kāi)始輸出的（CS信號(hào)無(wú)關(guān)），SCK的上升沿被采樣，隨后 下降沿，從器件就輸出了第二個(gè)字節(jié)的第一位。 總線協(xié)議介紹（接口定義,傳輸時(shí)序工通信，目前應(yīng)用中的數(shù)據(jù)速率可達(dá)幾Mbps的水平。（1）MOSI：主器件數(shù)據(jù)輸出，從器件數(shù)據(jù)SCLK