課程設(shè)計報告—數(shù)字頻率計PAGEPAGE1課程設(shè)計報告—數(shù)字頻率計《集成電路設(shè)計》課程設(shè)計實驗報告（前端設(shè)計部分）課程設(shè)計題目：數(shù)字頻率計所在專業(yè)班級：電子科作者姓名：作者學(xué)號：指導(dǎo)老師：目錄（一）概述2（二）設(shè)計方案2一、設(shè)計要求2二、設(shè)計原理3三、參量說明3四、設(shè)計思路3五、主要模塊的功能如下4六、源程序及測試程序4七、程序運行及仿真結(jié)果4八、有關(guān)用GW48－PK2中的數(shù)碼管顯示數(shù)據(jù)的幾點說明5（三）方案分析7（四）心得與體會10（五）參考文獻(xiàn)11（一）概述在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得十分重要。測量頻率的方法有多種，數(shù)字頻率計是其中一種。數(shù)字頻率計是計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器，是一種用十進(jìn)制數(shù)字顯示被測信號頻率的數(shù)字測量儀器。數(shù)字頻率計基本功能是測量諸如方波等其它各種單位時間內(nèi)變化的物理量。在進(jìn)行模擬、數(shù)字電路的設(shè)計、安裝、調(diào)試過程中，由于其使用十進(jìn)制數(shù)顯示，測量迅速，精確度高，顯示直觀，經(jīng)常要用到頻率計。頻率計的基本原理是應(yīng)用一個頻率穩(wěn)定度高的時基脈沖，對比測量其它信號的頻率。時基脈沖的周期越長，得到的頻率值就越準(zhǔn)確。通常情況下是計算每秒內(nèi)待測信號的脈沖個數(shù)，此時我們稱閘門時間是1秒。閘門時間也可以大于或小于1秒，閘門的時間越長，得到的頻率值就越準(zhǔn)確，但閘門的時間越長則每測一次頻率的間隔就越長，閘門時間越短，測的頻率值刷新就越快，但測得的頻率精度就受影響。本文內(nèi)容粗略講述了我們小組的整個設(shè)計過程及我在這個過程中的收獲。講述了數(shù)字頻率計的工作原理以及各個組成部分，記述了在整個設(shè)計過程中對各個部分的設(shè)計思路、程序編寫、以及對它們的調(diào)試、對調(diào)試結(jié)果的分析。（二）設(shè)計方案一、設(shè)計要求：⑴設(shè)計一個數(shù)字頻率計，對方波進(jìn)行頻率測量。⑵頻率測量可以采用計算每秒內(nèi)待測信號的脈沖個數(shù)的方法實現(xiàn)。GW48－PK2上可以提供一個1Hz的標(biāo)準(zhǔn)信號，利用這一信號可以得到1s寬度的閘門信號。⑶GW48－PK2中的數(shù)碼管可以用來顯示數(shù)據(jù)。二、設(shè)計原理：數(shù)字頻率計是利用測量輸入信號的頻率并顯示測量結(jié)果的系統(tǒng)。當(dāng)時基信號的高電平持續(xù)時間為T=1s，若在這T時間內(nèi)被測信號的周期數(shù)為N，則被測信號的頻率就是N。其原理示意圖如下：三、參量說明：signal待測信號，上升沿有效，clk時基信號，上升沿有效，en計數(shù)使能控制，高電平有效，clr清零控制，高電平有效，load鎖存控制，高電平有效，cout1，cout2，cout3，cout4，cout5，cout6，cout7，cout8進(jìn)位端。四、設(shè)計思路：⑴以1Hz的信號clk作為時基信號，秒信號產(chǎn)生模塊可由外界直接提供；⑵信號預(yù)處理模塊是對被測信號signal進(jìn)行分頻處理，使得通過門控的被測信號頻率不至于超出計數(shù)器的計數(shù)范圍，本次設(shè)計不考慮分頻；⑶門控模塊是由時基信號控制，通過計數(shù)使能en來判斷是否計數(shù)，當(dāng)en為高電平時，若rst為低電平（無效）且clk信號上升沿到來，則開始計數(shù)；⑷控制器模塊是由時基信號clk和啟停信號rst來控制，通過clk和rst的組合來決定何時停止計數(shù)（en由高電平降為低電平時）、何時鎖存計數(shù)（load由低電平上升為高電平時）及何時顯示計數(shù)結(jié)果（鎖存計數(shù)之后立即顯示結(jié)果）。五、主要模塊的功能如下：⑴modulectr(clk,rst,en,clr,load);時基信號控制模塊，產(chǎn)生計數(shù)使能en、鎖存信號load、清零信號clr；⑵modulelatch_24(qo,din,load);控制數(shù)據(jù)輸出模塊，將計數(shù)結(jié)果送到輸出端；⑶modulecount10(out,cout,en,clr,clk);控制計數(shù)模塊，包括低位和進(jìn)位的控制；六、源程序及測試程序見附件。七、程序運行及仿真結(jié)果⑴使用ModelSim編譯及仿真步驟如下：創(chuàng)建工程添加Verilog代碼編譯工程如果編譯失敗，雙擊錯誤信息可以直接轉(zhuǎn)到出錯代碼處，更改完之后繼續(xù)編譯，直至編譯成功。仿真若仿真無結(jié)果或結(jié)果不符合要求，可通過更改部分源程序或測試程序，反復(fù)查看仿真波形，直至仿真波形正確。⑵仿真結(jié)果結(jié)果如上圖所示，此處signal周期是10ns，clk周期是2000ns，仿真結(jié)果如預(yù)期所想。八、有關(guān)用GW48－PK2中的數(shù)碼管顯示數(shù)據(jù)的幾點說明⑴共用到兩個clock信號脈沖，分別是：clock0和clock2，clock0用來產(chǎn)生待測信號脈沖，clock0接不同頻率脈沖，數(shù)碼管可顯示對應(yīng)頻率；clock2作為時基脈沖，接1Hz。⑵模式類型：模式5⑶電路示意圖及部分過程圖如下：⑷誤差分析：實際測量時，當(dāng)用1Hz時基脈沖測量低頻率的信號時，數(shù)碼管顯示的數(shù)據(jù)沒有偏差，而當(dāng)測量的頻率增大到5位數(shù)時，數(shù)碼管顯示結(jié)果與實際頻率值并不相符，其可能原因是：ⅰ:由于實驗器材GW48－PK2使用時間長，clock0和clock2所提供的信號頻率值并不是嚴(yán)格等于所標(biāo)注的頻率值；ⅱ：時間延遲造成的。（三）方案分析在本次程序編寫過程中，只考慮了三個方面，符合要求、可行性及簡便性，并沒有添加一些更復(fù)雜的程序，如脈沖分頻、自控量程等。在完成此次設(shè)計之后，本組成員也對一些可能遇到的問題進(jìn)行分析，如下所示：⑴分頻，包括偶分頻和奇分頻如果待測信號的頻率太高，將導(dǎo)致計數(shù)結(jié)果超過所設(shè)定的八位十進(jìn)制數(shù)最高值，因此有必要將待測信號分頻，使其頻率減小，再測量。所編寫偶分頻程序如下：modulediv1(clk,rst,count,clk_odd);inputclk,rst;outputclk_odd;output[3:0]count;regclk_odd;reg[3:0]count;parameterN=x;//x為2，4，6…偶分頻//always@(posedgeclk)if(!rst)begincount<=1'b0;clk_odd<=1'b0;endelseif(count<N/2-1)begincount<=count+1'b1;endelsebegincount<=1'b0;clk_odd<=～clk_odd;endendmodule所編寫奇分頻程序如下:modulediv2(clk,rst,count1,count2,clk_even);inputclk,rst;output[3:0]count1,count2;outputclk_even;reg[3:0]count1,count2;regclkA,clkB;wireclk_even,clk_re;parameterN=Y;//Y為1,3,5…奇分頻//assignclk_re=～clk;assignclk_even=clkA|clkB;always@(posedgeclk)if(!rst)begincount1<=1'b0;clkA<=1'b0;endelseif(count1<(N-1))begincount1<=count1+1'b1;//阻塞賦值是先執(zhí)行了下面的IF判斷，最后再賦值。//if(count1==(N-1)/2)beginclkA<=～clkA;endendelsebeginclkA<=～clkA;count1<=1'b0;endalways@(posedgeclk_re)if(!rst)begincount2<=1'b0;clkB<=1'b0;endelseif(count2<(N-1))begincount2<=count2+1'b1;if(count2==(N-1)/2)beginclkB<=～clkB;endendelsebeginclkB<=～clkB;count2<=1'b0;endendmodule⑵自控量程能根據(jù)輸入被測頻率信號，自動調(diào)節(jié)測試量程進(jìn)行測試，顯示結(jié)果。以下是四位數(shù)字頻率計自控量程的主要程序，其測量范圍是0～10MHz，分四個檔次：10kHz，100KHz，1000KHz，10000KHz，（最大值分別是9.999kHz，99.99kHz，999.9kHz，9999kHz）。主要程序如下：always@(posedgelockornegedgestart)if(!start)beginsel<=2b'11;ovflag<=1b'0;endelsebeginif(q[15:12]>4b'1001)beginif(sel==2b'10)beginovflag<=1b'1;sel<=2b'11;endelsesel<=sel+1b'1;endelseif(q[15:12]==4b'0000&&q[11:8]<=4b'1001)if(sel==2b'11&&ovflag==1b'0)sel<=sel;elsesel<=sel-1b'1;elsesel<=sel;⑶雙脈沖和多脈沖計數(shù)即通過一個標(biāo)準(zhǔn)信號的控制，同時測量兩個信號或多個信號的頻率，如果想同時測量多個信號的頻率，這樣做可以提高效率。⑷信號頻率之間有一定關(guān)系，但都不確定具體值，用未知信號頻率測量未知信號頻率。由于時間和精力有限，（3）（4）兩個問題僅僅是作為一種參考，并沒有寫出具體的程序。（四）心得與體會（1）我認(rèn)為我們的工作是一個團(tuán)隊的工作，團(tuán)隊需要個人，個人也離不開團(tuán)隊，小組成員之間優(yōu)勢互補，悉心關(guān)照，發(fā)揚團(tuán)結(jié)協(xié)作的精神，共同完成既定任務(wù)。（2）做課程設(shè)計同時也是對課本知識的鞏固和加強(qiáng)，經(jīng)過這次課程設(shè)計，使我更加深刻了解了《Verilog數(shù)字統(tǒng)計教程》，由于課本上的知識太多，平時課間的學(xué)習(xí)并不能很好的理解和運用，而且考試內(nèi)容有限，所以在這次課程設(shè)計過程中，我們對課本知識的運用（尤其是程序編寫這方面）有了更多的認(rèn)識，通過動手實踐也讓我們對仿真軟件的使用印象更深刻，可以比較熟練地運用ModelSim軟件進(jìn)行程序編譯和仿真.（3）認(rèn)識來源于實踐，實踐是認(rèn)識的動力和最終目的，實踐是檢驗真理的唯一標(biāo)準(zhǔn)。通過這次課程設(shè)計使我更加明白了理論與實際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正做出成績，從而提高自己的實際動手能力和獨立思考、解決問題的能力。因此此次課程設(shè)計的作用非常大。（4）在設(shè)計的過程中也發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固，期間也得到老師和同學(xué)的幫助，在他們身上我也學(xué)到了不少實用的東西，在此一并表示感謝!（五）參考文獻(xiàn)夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計教程第2版北京航空航天大學(xué)出版社2008.6潘松黃繼業(yè)陳龍.EDA技術(shù)與VerilogHDL清華大學(xué)出版社附件：源程序及測試程序源程序：modulebi(clk,signal,qo,rst);inputclk,signal,rst;output[31:0]qo;//reg[31:0]qo;//reg[31:0]din;//regcout1,cout2,cout3,cout4,cout5,cout6,cout7,cout8;//regen,clr,load;wirecout1,cout2,cout3,cout4,cout5,cout6,cout7,cout8;wireen,clr,load;//en計數(shù)使能控制；clr清零控制；load鎖存控制；wire[31:0]din;//二進(jìn)制輸出地址位ctrctrll(clk,rst,en,clr,load);count10Count101(din[3:0],cout1,en,clr,signal);//signal待測信號；count10Count102(din[7:4],cout2,en,clr,cout1);//cout1個位進(jìn)位端；count10Count103(din[11:8],cout3,en,clr,cout2);//cout3十位進(jìn)位端；count10Count104(din[15:12],cout4,en,clr,cout3);//cout4百位進(jìn)位端count10Count105(din[19:16],cout5,en,clr,cout4);//cout5千位進(jìn)位端count10Count106(din[23:20],cout6,en,clr,cout5);//cout6萬位進(jìn)位端；count10Count106(din[23:20],cout7,en,clr,cout6);//cout7十萬位進(jìn)位端；count10Count106(din[23:20],cout8,en,clr,cout7);//cout8百萬位進(jìn)位端；latch_24latch_224(qo,din[31:0],load);endmodulemodulectr(clk,rst,count_en,count_clr,load);//基準(zhǔn)信號控制模塊；inputclk,rst;outputcount_en,count_clr,load;regcount_en,load;always@(posedgeclk)//clk上升沿有效；beginif(rst)//高電平有效；begincount_en=0;load=1;endelsebegincount_en=～count_en;load=～count_en;endendassigncount_clr=～clk&load;//由clk和load控制清零信號；endmodulemodulelatch_24(qo,din,load);//控制數(shù)據(jù)輸出模塊；inputload;input[31:0]din;o