文檔信息文檔編號(hào)：文-05DTWP(自定義文件編號(hào))文檔名稱：DSFH混合擴(kuò)頻接收機(jī)解擴(kuò)及同步技術(shù)的FPGA實(shí)現(xiàn).doc文檔格式：Word(*.doc,可編輯)文檔字?jǐn)?shù)：文檔主題：這是一篇關(guān)于“論文”中“自然科學(xué)論文”的參考范文文檔適用：作為理工論文、電子通信論文科目，編寫學(xué)士學(xué)位論文、本科畢業(yè)論文或發(fā)表期刊、評(píng)初級(jí)職稱的參考文獻(xiàn)；可作寫作參考，解決學(xué)術(shù)論文怎么寫及格式等相關(guān)問(wèn)題。說(shuō)明：文檔僅供學(xué)習(xí)交流，請(qǐng)勿商用。DSFH混合擴(kuò)頻接收機(jī)解擴(kuò)及同步技術(shù)的FPGA實(shí)現(xiàn)3實(shí)驗(yàn)結(jié)果正文器件及其開(kāi)發(fā)平臺(tái)QuartusII實(shí)現(xiàn)混合擴(kuò)頻接累加器和偽碼移相電路等，通常各模塊采用專用芯片。利用FPGA將這些功能集成在一塊芯片中，大大縮小了接收機(jī)的體積，便于實(shí)現(xiàn)系統(tǒng)fout=fclkA/240若數(shù)據(jù)寬度取40位，則：利用上述原理，可以通過(guò)精確分頻得到所需頻率。原理圖如圖1所out[5..0]=31×cos(360×(phase+)/256)°+32的并行6位out[5..0]作為輸出，則輸出信號(hào)為每周期采Iout=IINcos(wt)-Qiin(wt)Qout=IIin(wt)+Qincos(wt)公司的APEX20K200RC240-1器件。該器件典型門數(shù)為20塊，lpmmult(乘法器宏模塊)、lpmrom(ROM宏模塊)、lpmaddsub(加法器宏模塊)等，給設(shè)計(jì)帶來(lái)了極大的方便變頻器原理圖如圖2所示。圖2中的數(shù)字表示相應(yīng)模塊的數(shù)據(jù)寬度。濾波模塊是1個(gè)二階的低y[n]=x[n]+x[n-1]y[n-1]=x[n-2]+x[n-3]CASEsel[]IS符號(hào)擴(kuò)展是為了與后面的相關(guān)累加器數(shù)據(jù)寬度保持一致，符號(hào)位擴(kuò)展時(shí)需與輸入數(shù)據(jù)最高位的符號(hào)保持一致。相關(guān)累加器式，采用8路相關(guān)累加器，每一路分為超前、當(dāng)前、滯后3組，每組動(dòng)64個(gè)半碼片相位就可以遍歷所有的偽碼相位，完成捕獲所需時(shí)間縮同步偽碼的跟蹤采用超前一滯后延遲鎖相環(huán)路(DPLL),每一路相關(guān)器包括3組累加器。捕獲跟蹤及數(shù)據(jù)解調(diào)共使用28組相關(guān)累加器，每一組相關(guān)累加器結(jié)構(gòu)都是完全一樣的，均分為I、Q兩路，分別進(jìn)行全相同，其中一路的原理圖如圖4所示。相關(guān)累加器由18位加減法器、鎖存器1和鎖存器2組成，溢出標(biāo)志位，鎖存器2輸出累加結(jié)果out[16..0]。輸入與輸出端的最本地碼發(fā)生器及碼移相電路碼長(zhǎng)度。1024進(jìn)制計(jì)數(shù)器電路用于容量為106496位，完也以半碼片方式存儲(chǔ)。如碼長(zhǎng)為256,采用半碼片存儲(chǔ)方式后，每一組地址由1024進(jìn)制計(jì)數(shù)器產(chǎn)生，實(shí)際上只需用512進(jìn)制計(jì)數(shù)器即可得到作，從而得到偽碼的不同相位。捕獲和跟蹤過(guò)程共使用了8路24組相關(guān)累加器，每一路分為超前、當(dāng)前、滯后3組，這3組累加器輸入端碼片。碼發(fā)生器輸出5組PN碼序列(第0組～第4組),分別對(duì)應(yīng)同步偽碼及4組數(shù)據(jù)偽碼。5組偽碼均經(jīng)過(guò)512級(jí)移位寄存器，經(jīng)0組某一單頻點(diǎn)ft’,等待發(fā)射機(jī)的.頻率fi,當(dāng)發(fā)射機(jī)的頻率跳變?yōu)閒i每一幀數(shù)據(jù)為32bit,相應(yīng)的13位巴克碼在一幀數(shù)據(jù)中的位置固定不3實(shí)驗(yàn)結(jié)果個(gè)跳頻點(diǎn)，跳頻帶寬68MHz,每跳32bit擴(kuò)頻碼周期為256,碼速率圖6中第一組波形是2