SoC技術(shù)原理與應用主講：郭

兵

單位：四川大學計算機學院電話/p>

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2007

年4月第三章VLSI集成電路主要內(nèi)容

引言數(shù)字IC設(shè)計

模擬IC設(shè)計射頻IC設(shè)計

IC設(shè)計與EDA工具

VerilogHDL設(shè)計簡介

可測性設(shè)計可編程邏輯器件

IC的制造過程3.1、引言

自60年代開始，集成電路〔IC〕經(jīng)歷了小規(guī)模〔SSI〕、中規(guī)模〔MSI〕、大規(guī)模〔LSI〕，開展到目前的超大規(guī)模〔VLSI〕和甚大規(guī)模集成電路〔ULSI〕。器件特征尺寸不斷縮小，從亞微米〔最小特征尺寸≤1μm〕、深亞微米DSM〔最小特征尺寸≤0.5μm〕到超深亞微米VDSM〔最小特征尺寸≤0.25μm〕，其主要特點包括：

(1)特征尺寸越來越小(2)芯片面積越來越大

(3)單片上的晶體管數(shù)越來越多

(4)時鐘速度越來越快

〔5〕電源電壓越來越低〔6〕布線層數(shù)越來越多〔7〕

I/O引腳越來越多從幾十個引腳到最多1200個引腳，目前大局部IC的封裝在100~300個引腳。集成電路工藝技術(shù)的高速開展，超深亞微米成為目前的主流工藝技術(shù)，使更多的IC采用超深亞微米工藝，到2004年接近90%的IC使用0.25um以下工藝，平均門數(shù)超過2百萬，使得超深亞微米VLSI集成電路的設(shè)計面臨一些新的問題和挑戰(zhàn)，迫切需要在理論及技術(shù)上進行創(chuàng)新，探索新的超深亞微米VLSI集成電路設(shè)計/驗證方法、流程及EDA技術(shù)。DSM時代特征尺寸減小，時鐘頻率提高使互連線〔Interconnect〕延時大于門延時，各種噪聲的影響明顯加劇，從而使傳統(tǒng)IC設(shè)計方法面臨各種問題。不同的學術(shù)及技術(shù)領(lǐng)域?qū)@些問題有著不同的認識和表達方式，對于前端設(shè)計部門最為直接的問題是設(shè)計時序收斂難度加大。圖3-7所示的設(shè)計中，在使用Wireload模型〔WLM：WireLoadModel〕綜合后，設(shè)計到達600MHz，在布局完成后，最高性能到達500MHz。使用特定統(tǒng)計Wireload模型反復綜合后使設(shè)計到達550MHz，仍不能滿足要求。新網(wǎng)表在次布局后，為500MHz。布局的In-PlaceOptimization〔IPO〕將性能提升到550MHz，如此需要屢次反復才能到達時序收斂。設(shè)計時序的不收斂導致了前端設(shè)計與后端設(shè)計的結(jié)果嚴重不一致，投片不可能成功，設(shè)計人員面臨不可預知需要多少次反復才能消除邏輯設(shè)計期望與ASIC廠商物理綜合設(shè)計人員所能提供的時序方面的差異。隨著工藝技術(shù)的不斷開展，這種反復的次數(shù)不斷增加，使設(shè)計周期越來越長，開發(fā)本錢越來越高，幾乎到達不可接受的狀況。造成這一問題的根源主要是由于Wireload模型不準確。傳統(tǒng)的綜合基于統(tǒng)計Wireload模型，Wireload模型是對裝入互連電阻和電容的統(tǒng)計估算。這種統(tǒng)計估計是基于對采用給定庫進行屢次設(shè)計的平均，同樣寄生參數(shù)的估計也被用于所有類似扇出網(wǎng)，因而缺乏實現(xiàn)細節(jié)需要的精確互連延遲，不能精確表達互連延遲，后端綜合修復工具不能提供足夠的優(yōu)化技術(shù)來糾正許多時序問題。在DSM工藝下互連線延時十分嚴重，并引入多種噪聲，設(shè)計人員不得不在邏輯、時序和物理工具之間不斷反復，以到達需要的電路性能，設(shè)計工具對于互連延遲不同的表達方式更惡化了這一問題。在傳統(tǒng)IC設(shè)計環(huán)境中，設(shè)計人員通常采用以下技術(shù)手段來解決時序收斂問題：〔1〕使用保守的庫和流程。〔2〕Floorplan和創(chuàng)立定制的Wireload模型。〔3〕在布局/布線工具中，使用有限的優(yōu)化技術(shù)進行修復。但這些手段不能從根本上解決VDSMIC設(shè)計所面臨的問題，為此近年來學術(shù)以及EDA技術(shù)界對VDSM工藝下各種噪聲的特性以及有效的設(shè)計工具等問題進行了深入的分析和研究，并提出了一些解決方案及針對VDSNIC設(shè)計的EDA工具。電路延時有門延時和互連線延時兩類，它們均與金屬線的長度和寬度、多晶硅的寬度和長度、氧化層的厚度等參數(shù)有關(guān)。以前互連線延時沒有受到重視，但統(tǒng)計結(jié)果說明，在VDSM工藝下的互連線延時占到總延時的80~90%。有關(guān)互連線延時和噪聲的情況較為復雜，對于它們的來源、特性及模型描述是現(xiàn)代VDSMIC領(lǐng)域中研究的一個熱點。在VDSMIC設(shè)計中另一個重要的問題是低功耗設(shè)計。自上世紀70年代起，就開始了對CMOS電路功耗的理論分析，并逐漸受到重視。近年來，由于芯片集成度和工作時鐘頻率的迅速提高，低功耗設(shè)計已成為VDSMIC設(shè)計中與性能和面積同等重要的一個因素。特別是對于電池供電的便攜式產(chǎn)品，如移動終端、PDA及筆記本電腦等，其芯片及系統(tǒng)的設(shè)計都是圍繞低功耗要求來進行的。CMOS數(shù)字集成電路的功耗由三局部組成：〔1〕動態(tài)功耗：為CMOS門電路0/1狀態(tài)轉(zhuǎn)換所需要的能量，實質(zhì)上是PMOS及NMOS晶體管等效電容C的充放電，〔2〕內(nèi)部短路功耗：CMOS電路如果以下條件成立Vtn<Vin<Vdd-|Vtn|〔其中Vtn是NMOS的門限電壓，Vtp是PMOS的門限電壓〕時，在Vdd到地之間的NMOS和PMOS會同時翻開，這就產(chǎn)生了短路電流。在門的輸入端上升或者下降的時間比其輸出端的上升或者下降時間快的時候，短路電流現(xiàn)象會更為明顯。為了減少平均的短路電流，盡量保持輸入和輸出在同一個沿上。一般來說，內(nèi)部短路電流功耗不會超過動態(tài)功耗的10%，同時，如果在一個節(jié)點上，Vdd<Vin+|Vtn|的時候，短路電流會被消除?！?〕靜態(tài)漏電功耗：靜態(tài)漏電是指二極管在反向加電時，晶體管內(nèi)部出現(xiàn)的漏電現(xiàn)象，在MOS中主要指的是從襯底的注入效應和亞門限效應，它們與工藝無關(guān)。漏電所造成的功耗很小，不是功耗優(yōu)化的重點。因此，在電路組態(tài)結(jié)構(gòu)方面盡可能少采用傳統(tǒng)的CMOS電路結(jié)構(gòu)，因為互補電路結(jié)構(gòu)每個門輸入端具有一對PMOS和NMOS管，形成較大的容性負載，CMOS電路工作時對負載電容開關(guān)充放電功耗占整個功耗的百分之七十以上。為此，深亞微米的電路結(jié)構(gòu)組態(tài)多項選擇擇低負載電容的電路結(jié)構(gòu)組態(tài)，如開關(guān)邏輯、Domino邏輯以及NP邏輯，使速度和功耗得到較好的優(yōu)化。在IC設(shè)計中，功耗優(yōu)化設(shè)計主要是根據(jù)以上理論原理，在以下幾個方面進行優(yōu)化：〔1〕RTL級代碼優(yōu)化：不同的RTL代碼，會產(chǎn)生不同的功率損耗，因為RTL代碼最終會實現(xiàn)為電路。不同的電路風格和電路結(jié)構(gòu)會對功率產(chǎn)生相當深遠的影響。〔2〕后端綜合與布線優(yōu)化：綜合與布線是將RTL代碼綜合成真實電路，一段RTL代碼所對應的電路可以有多種形式。而CMOS電路的功耗與電容的充放電有很大關(guān)系，在后端綜合與布線中，可以采取一些措施減少電容，優(yōu)化電路，減少電路的操作，選擇節(jié)能的單元庫，修改信號的相關(guān)關(guān)系，再次綜合減少毛刺的產(chǎn)生概率?！?〕通過降低工作電壓來降低器件的功耗，IC的工作電壓逐步從5V降到3.5V、2.5V、1.8V等。但這種降低是有限度的，因為過低的工作電壓會使功率饋入發(fā)生困難?！?〕采用門控〔ClockedGate〕，對于系統(tǒng)中暫不工作的模塊，可將其時鐘關(guān)閉，需要工作時再將其喚醒。由于CMOS電路的靜態(tài)功耗很小，因而可有效地降低整個系統(tǒng)的功耗。對于VDSMIC低功耗設(shè)計除了以上優(yōu)化方法外，目前進入更高一級的研究，主要有系統(tǒng)級功耗管理策略、軟件程序結(jié)構(gòu)及軟件代碼優(yōu)化等，特別是良好的系統(tǒng)功耗管理方案對于降低SoC芯片及系統(tǒng)功耗將取得非常明顯的效果。比較成熟的方法是采用空閑〔Id1e〕模式和低功耗模式，在沒有軟件任務執(zhí)行的情況下使系統(tǒng)處于等待狀態(tài)或處于低電壓和低時鐘頻率的低功耗模式。另外，采用可編程電源也是獲得高性能和低功耗的一種有效方法。IC按電路性能分為數(shù)字IC、模擬IC和射頻IC，下面分別對這三類IC基于VDSM的設(shè)計做一個簡要的介紹，有關(guān)的根底知識，如電路與系統(tǒng)、數(shù)字邏輯、半導體器件、射頻與微波電子學、Verilog語言等，本書將不做過多的介紹。3.2數(shù)字IC設(shè)計

數(shù)字和模擬的區(qū)別主要表達在對信息的編碼上，數(shù)字電子學使用離散值表示信息而模擬電子學采用連續(xù)信號表示信息。離散的意思指分開的或別離的，與連續(xù)的或相連的相對。數(shù)字IC和模擬IC的區(qū)別是：數(shù)字電路工作在CMOS管的線性區(qū)和截止區(qū)，模擬電路工作在CMOS管的飽和區(qū)，在CMOS管的Vg加不同的偏置電壓〔或信號電壓〕，使得CMOS管工作在不同的工作區(qū)域，因此，數(shù)字IC和模擬IC的電源局部是不同的，如5VTTL電平，電平0~0.8V表示邏輯“0”，電平2~5V表示邏輯“1”，電平0.8~2V在數(shù)字IC中屬于“X”態(tài)，但恰恰是模擬IC的Vg電壓范圍。當代數(shù)字IC品種繁多，按其設(shè)計和制造情況來區(qū)分，可分為以下四類IC：(1)標準集成電路這類產(chǎn)品不需要用戶進行任何設(shè)計工作，可直接從市場上購置使用，可分為以下兩類：1.標準集成電路系列：這類電路由IC制造商開發(fā)并大量生產(chǎn)，可用于各種場合，是一種通用性強的產(chǎn)品。這類產(chǎn)品品種繁多，用戶在使用這類電路進行系統(tǒng)設(shè)計時，難以用一、二種規(guī)格的產(chǎn)品到達設(shè)計要求，往往需要較多的器件和較大的PCB面積，因此，需要較高的開發(fā)和生產(chǎn)本錢。2.軟件組態(tài)標準電路：這類電路主要是各種通用微處理器、微控制器和DSP等，這種電路要靠一定的軟件來完成所需的功能，應用比較靈活，但這種器件與其它器件的配合需要用戶設(shè)計專門的接口電路，其工作方式主要為分時串行方式，速度較慢。(2〕全定制IC〔Full-customIC〕在全定制IC技術(shù)中，設(shè)計者需要建立完整的幅員，良好的幅員一般用速度和尺寸等特性來定義，這個任務通常稱為物理設(shè)計。全定制IC技術(shù)的優(yōu)點表達在功率、性能和大小等方面的高效性，將需要互連的晶體管放置在相鄰位置，用很短的導線來連接，可以產(chǎn)生良好的性能和功耗，并且，只有電路需要的晶體管才會出現(xiàn)在IC上，不會產(chǎn)生由于有未用晶體管而造成的芯片面積浪費現(xiàn)象。全定制IC技術(shù)的主要缺點是其過高的非重發(fā)性設(shè)計〔NRE：NoRepeatEngineering，又譯非經(jīng)常性工程〕本錢和較長的上市時間。NRE代表在IC最終從芯片制造廠制造出來以前客戶需要投入的所有本錢，這些本錢包括工程資源、昂貴的軟件設(shè)計工具、用來制造芯片不同金屬層的昂貴光刻掩膜組以及初始原型器件的生產(chǎn)本錢，這些NRE本錢可能從數(shù)十萬美元至數(shù)百萬美元。〔3〕半定制IC〔Semi-customIC〕在這種技術(shù)下，設(shè)計者不需要建立全定制的幅員，而是將事先制作好的幅員連接起來，這種半定制的IC稱為ASIC〔ApplicationSpecificIntegratedCircuit〕，即單用途處理器。半定制IC技術(shù)主要有門陣列〔GateArray〕和標準單元〔StandardCell，如門電路、觸發(fā)器等〕兩種類型，與全定制IC技術(shù)相比，主要優(yōu)點是NRE本錢較低和上市時間較快，因為需要建立的幅員和掩膜較少。而與可編程邏輯器件IC技術(shù)相比，半定制在性能、功率和大小等方面具有較高的效率。由于有良好的效率及較低的NRE本錢，半定制IC技術(shù)是目前最流行的IC技術(shù)?！?〕可編程邏輯器件可編程邏輯器件，簡稱PLD〔ProgrammableLogicDevice〕，IC的所有邏輯門已完成幅員制作，其在IC上的放置位置已經(jīng)明確，設(shè)計者的工作就是以所需電路的方式連接邏輯門〔布線〕。它是一種能將系統(tǒng)結(jié)構(gòu)實現(xiàn)在IC上而不需制造IC的技術(shù)，可在現(xiàn)場進行編程的IC技術(shù)，這里的現(xiàn)場指實驗室或辦公室，編程不是指編寫在微處理器上執(zhí)行的軟件，而是指配置邏輯電路和互連開關(guān)，以實現(xiàn)所需的結(jié)構(gòu)電路。PLD可分為SPLD〔SimplePLD簡單PLD，只能完成簡單的組合電路〕、CPLD〔ComplexPLD復雜PLD，一般包含鎖存器，還可以實現(xiàn)時序電路〕和FPGA〔FieldProgrammableGateArray現(xiàn)場可編程門陣列，一種更模塊化、規(guī)模更容易控制的PLD設(shè)計方法，由可編程邏輯塊的陣列組成，可編程邏輯塊之間通過可編程互連塊連接〕。VLSI設(shè)計一般采用層次式設(shè)計，它是VLSI設(shè)計中最廣泛使用的方法，可以簡化VLSI設(shè)計的復雜性，分為自頂向下和自底向上兩種方法。層次化設(shè)計分為以下幾個層次〔如表3-1所示〕：〔1〕系統(tǒng)級：系統(tǒng)標準化說明〔SystemSpecification〕，即系統(tǒng)的功能，包括系統(tǒng)功能、性能、物理尺寸、設(shè)計模式、制造工藝、設(shè)計周期和設(shè)計費用等?！?〕算法級：將系統(tǒng)功能的實現(xiàn)方案設(shè)計出來，通常是給出系統(tǒng)的時序圖及各子模塊之間的數(shù)據(jù)流圖?！?〕存放器傳輸級〔RTL：Register-Transferlevel〕：將系統(tǒng)功能結(jié)構(gòu)化，以存放器和傳輸來表示。〔4〕門級：將系統(tǒng)功能邏輯結(jié)構(gòu)化，通常以文本〔VerilogHDL或VHDL〕、原理圖、邏輯圖表示設(shè)計結(jié)果，有時也采用布爾表達式來表示設(shè)計結(jié)果?！?〕電路級：將邏輯設(shè)計表達式轉(zhuǎn)換成電路實現(xiàn)。〔6〕幅員級〔物理級〕：物理設(shè)計或稱幅員設(shè)計是VLSI設(shè)計中最費時的一步，將電路設(shè)計中的每一個元器件，包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的幅員信息。典型的RTL級數(shù)字IC設(shè)計流程如圖3-8所示從圖3-8可以看出，對于任何ASIC產(chǎn)品的開發(fā)，最初總是從市場上得到需求的信息或產(chǎn)品的概念，根據(jù)這些概念需求，IC工程師可以逐步完成IC規(guī)格的定義和總體方案設(shè)計，總體方案設(shè)計定義了芯片的功能、模塊劃分、模塊功能和模塊之間的時序關(guān)系等內(nèi)容。在總體方案經(jīng)過充分討論或論證后，開始ASIC產(chǎn)品的研發(fā)。IC的開發(fā)階段包含了設(shè)計輸入、功能仿真、綜合、DFT、形式驗證、靜態(tài)時序分析、布局布線和ECO等內(nèi)容。在過去很長一段時間內(nèi)，硬件描述語言只是用來驗證設(shè)計的思路是否正確，設(shè)計者往往需要手工將硬件語言的描述轉(zhuǎn)換為門級網(wǎng)表的形式。隨著計算機技術(shù)和EDA軟件工具的開展，尤其是綜合工具的出現(xiàn)，在電路設(shè)計方面，實現(xiàn)了從硬件描述語言到門級網(wǎng)表的自動轉(zhuǎn)換〔或稱編譯〕等自動綜合能力。所謂綜合器，也可稱設(shè)計編譯器，根據(jù)面積、速度、功耗、時序等約束條件，完成可綜合的RTL描述到綜合庫單元之間的映射，得到一個門級網(wǎng)表等。一般的邏輯綜合過程如圖3-9所示，輸入為可綜合的RTL代碼、約束條件和單元庫〔即工藝庫〕，輸出的是門級網(wǎng)表。在邏輯綜合過程中，為優(yōu)化輸出和工藝映射的需要，一定要有相應的約束條件以實現(xiàn)對設(shè)計實體的控制。同時，在根據(jù)約束條件進行邏輯綜合時，單元庫將提供綜合工具所需的全部半導體工藝信息，即單元庫不僅包含ASIC單元的邏輯功能、單元的面積、輸入到輸出的時序關(guān)系、輸出的扇出限制和對單元的時序檢查等。綜合器內(nèi)部可內(nèi)嵌靜態(tài)時序分析工具，可以根據(jù)綜合約束來完成門級網(wǎng)表的時序優(yōu)化和面積優(yōu)化。邏輯綜合的過程一般包含三個階段：〔1〕展平〔Flattern〕：將Verilog語言的RTL描述轉(zhuǎn)換為未優(yōu)化的門級布爾邏輯方程描述。〔2〕優(yōu)化：執(zhí)行優(yōu)化算法，化簡布爾方程?！?〕設(shè)計實現(xiàn)：按約束要求，采用相應的工藝庫，將優(yōu)化的布爾方程描述映射為實際的邏輯門電路。目前，大多數(shù)IC設(shè)計引入了可測試結(jié)構(gòu)設(shè)計，一般在電路初步綜合后可進行DFT設(shè)計。典型的DFT電路包括存儲單元的內(nèi)建自測BIST電路、掃描鏈電路和邊界掃描電路。BIST電路是為了測試而設(shè)計的專門電路，它可以來自半導體生產(chǎn)廠商，也可以用商用的工具自動生成。掃描電路一般是用可掃描的存放器代替一般的存放器，由于帶掃描功能的存放器的延遲與一般的存放器并不一致，所以在綜合工具進行時序分析時最好能夠考慮這種“附加”的延遲。邊界掃描電路主要用來對電路板上的連接進行測試，也可以將內(nèi)部掃描鏈的結(jié)果從邊界掃描電路引出。形式驗證是一種靜態(tài)的驗證手段，根據(jù)電路結(jié)構(gòu)靜態(tài)地判斷兩個設(shè)計在功能上是否等價，從而判斷一個設(shè)計在修改前和修改后其功能是否保持一致。它無須測試向量，但是在運用形式驗證時，必須有一個參照設(shè)計和一個待驗證的設(shè)計。參照設(shè)計是我們認為功能上完備無缺的設(shè)計，它可以是用高級語言，如C、C++實現(xiàn)的，也可以是集成電路的建模語言SystemC，或者是用驗證語言Vera或SpecmanE實現(xiàn)的，但就現(xiàn)實而言，多數(shù)形式驗證過程中的參照設(shè)計就是我們的RTL設(shè)計，一般是用Verilog或VHDL實現(xiàn)的。利用形式驗證還可以進行RTL-GATE比照，我們可以驗證插入DFT前后的電路網(wǎng)表功能上是否一致，生成時鐘樹前后的電路網(wǎng)表功能上是否一致，布局布線前后的電路網(wǎng)表在功能上是否一致等。靜態(tài)時序分析是IC開發(fā)流程中非常重要的一環(huán)。通過靜態(tài)時序分析，工程師一方面可以了解到關(guān)鍵路徑的信息，分析關(guān)鍵路徑的時序；另一方面，工程師還可以了解到電路節(jié)點的扇出情況和容性負載的大小。IC的后端設(shè)計包括布局、插入時鐘樹、布線和物理驗證等內(nèi)容。ECO〔EngineeringChangOrder〕就是工程更改命令，一般的設(shè)計流程并不需要這個步驟。ECO的發(fā)生是指在已經(jīng)輸出幅員GDSII數(shù)據(jù)后，設(shè)計者又發(fā)現(xiàn)某個非常小的硬件缺陷〔Bug〕，而且解決這個問題又只需要在非常小的范圍內(nèi)更改金屬連線關(guān)系，或者利用幅員上冗余的邏輯門來修正設(shè)計中的小問題。傳統(tǒng)的更改一般由工程師手工修正，目前，一些幅員工具內(nèi)嵌了ECO算法實現(xiàn)，這樣我們就可以利用幅員工具來自動完成。雖然數(shù)字IC的用量占多數(shù)，但模擬IC仍有相當大的生存空間：〔1〕首先，數(shù)字技術(shù)是一種人工編碼技術(shù)，而自然界的監(jiān)測對象和控制對象，如聲、光、溫度等全是連續(xù)變化的模擬量，而數(shù)字技術(shù)不可能直接監(jiān)測和直接控制，實現(xiàn)這一接口功能的正是模擬電路?！?〕數(shù)字信號只能有線傳輸〔利用雙絞線、同軸線、光纜等〕，采用射頻載波的調(diào)制和解調(diào)，才能完成無線發(fā)射和接收，這又是非模擬電路不可的用場。〔3〕任何數(shù)字系統(tǒng)都必須有電源的控制和管理，在移動式數(shù)字系統(tǒng)中，電源控制和電源管理的問題更加突出。3.3模擬IC設(shè)計集成化的模擬電路設(shè)計和采用分立器件的模擬電路設(shè)計有顯著的區(qū)別：〔1〕采用分立器件設(shè)計的電路所用的有源及無源元器件并不都制造在同一塊襯底上，而集成化的電路那么是做在同一塊芯片上的，所有有源和無源元器件的幾何形狀、尺寸和位置都在集成電路設(shè)計師的支配和控制下，這就賦予他在設(shè)計過程中新的、充分的自由度?！?〕集成電路設(shè)計師不可能搭試驗線路板，他只能應用模擬方法確認他的設(shè)計，確認性能是否能到達要求?！?〕集成電路設(shè)計師在選用元器件時要受到一定限制，他所選用的元器件必需和他采用的集成電路工藝相兼容。模擬集成電路設(shè)計可劃分為假設(shè)干階段〔如下圖〕目前模擬IC開展的趨勢包括：(1)嵌入式模擬IC和高性能模擬IC。(2)采用標準CMOS工藝設(shè)計制造ADC、DAC、RF電路等典型模擬電路和混合信號電路已經(jīng)成為業(yè)內(nèi)熱點?！?〕CMOS工藝設(shè)計模擬IC的工作難度，高于設(shè)計數(shù)字IC和混合信號IC。〔4〕混合信號〔MixedSignal〕IC。數(shù)字、模擬電路的混合信號IC設(shè)計成為ASIC/SoC設(shè)計中常常需要的技術(shù)，尤其是通信領(lǐng)域混合信號IC設(shè)計方法也由原來的功能設(shè)計向功能組裝的方向開展。3.4射頻IC設(shè)計

射頻/微波集成電路，是在半絕緣半導體襯底上用一系列的半導體工藝方法制備出無源器件〔如電容、電感〕和有源元器件〔如雙極晶體管、MOS晶體管〕，并連接起來構(gòu)成應用于微波〔甚至毫米波〕頻段的功能電路。其特點是將PCB板的分立元件集成在微小的芯片之中，這樣縮小了電路的體積，降低了電路本錢，提高了電路的可靠性，且其工作頻率較高，容易實現(xiàn)寬頻帶和大信息的傳送。射頻/微波集成電路設(shè)計需要的多學科的相關(guān)知識，處于新興的學科前沿，其與各學科的關(guān)系可以用圖3-11來表示：射頻集成電路本身不同于常規(guī)的數(shù)字和模擬集成電路，其設(shè)計流程如圖3-12所示，射頻集成電路設(shè)計流程包括：〔1〕首先要有一個根本的電路設(shè)計的構(gòu)架，即電路的根本拓撲結(jié)構(gòu)?！?〕然后將電路結(jié)構(gòu)分別導入Cadence和ADS中進行射頻相關(guān)的各種參數(shù)的模擬分析，尤其是其中的關(guān)鍵的阻抗參數(shù)、S參數(shù)和噪聲特性。在分析中利用Cadence在時域模擬的優(yōu)點與ADS在頻域分析的長處，共同得到優(yōu)化的電路及其具體的元件參數(shù)，在電路仿真中必須考慮封裝所能引入的引線、壓焊點的模型?！?〕仿真中所采用的工藝元件及工藝庫模型必需考慮射頻電路的特點，直接采用一些公司提供的SPICE模型模擬電路會影響電路模擬的準確性，并且注意工藝庫必需隨工藝線的提供及時更新。(4)利用芯片代工加工方便Cadence的幅員工具，將電路轉(zhuǎn)化為幅員，并設(shè)計相應的參數(shù)化單元。在幅員設(shè)計中，必須考慮射頻電路的特點，特別關(guān)注射頻信號的通路?！?〕完成幅員后，對其進行設(shè)計規(guī)那么等的驗證，在幅員中進行寄生參數(shù)提取，并將提取的參數(shù)進行再仿真。由于所取的參數(shù)可以同時用于Cadence和ADS，可以同時在兩種工具上對電路再仿真〔即后仿真〕。(6)最后，將再次優(yōu)化的電路生成幅員并經(jīng)驗證后生成幅員GDSII文件交付Foundry投片。該流程綜合了模擬電路的設(shè)計方法，其中，增加了與射頻相關(guān)的ADS相驗證的模擬，是將Cadence與ADS的優(yōu)勢相互結(jié)合。因此，可以有效提高設(shè)計的準確性。

3.5IC設(shè)計與EDA工具

EDA〔ElectronicDesignAutomation〕工程是以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以電子化系統(tǒng)設(shè)計為應用方向的電子產(chǎn)品自動設(shè)計過程，包括IC設(shè)計自動化、可編程器件設(shè)計自動化、電子系統(tǒng)設(shè)計自動化、PCB設(shè)計自動化、功能仿真、故障測試、形式驗證自動化等，不包含電子產(chǎn)品生產(chǎn)自動化，其相應產(chǎn)品化的工具是信息產(chǎn)業(yè)的重要根底〔如圖3-13所示〕。EDA工程學科，是近幾年迅速開展起來的計算機軟/硬件和微電子學交叉的現(xiàn)代電子設(shè)計學科，涉及到計算機操作系統(tǒng)、數(shù)據(jù)庫、編譯原理、計算數(shù)學、人工智能、電路理論、微電子集成電路設(shè)計等領(lǐng)域，是信息產(chǎn)業(yè)開展的核心技術(shù)之一。集成電路產(chǎn)業(yè)是以市場、設(shè)計、制造和應用為主要環(huán)節(jié)的系統(tǒng)工程，設(shè)計是連接市場和制造之間的橋梁，是集成電路產(chǎn)品開發(fā)的入口，成功的產(chǎn)品來源于成功的設(shè)計，成功的設(shè)計取決于優(yōu)秀的EDA設(shè)計工具。IC設(shè)計的EDA軟件工具開展過程包括：〔1〕第一代：在集成電路產(chǎn)業(yè)開展初期20世紀70年代，隨著中小規(guī)模集成電路的開發(fā)應用，用傳統(tǒng)的手工制圖的方式設(shè)計PCB和集成電路已無法滿足設(shè)計精度和效率的要求。因此，工程師開始進行二維平面圖形的計算機輔助設(shè)計〔CAD：ComputerAidedDesign〕，以便解脫繁雜的幅員設(shè)計工作，這就誕生了第一代EDA工具。這個階段的特征是采用小型計算機，主要針對物理級的設(shè)計，軟件功能為交互圖形編輯和設(shè)計規(guī)那么檢查，集成電路設(shè)計附屬于半導體工業(yè)。這樣的CAD系統(tǒng)為IC設(shè)計師提供方便的幅員編輯、設(shè)計驗證和數(shù)據(jù)轉(zhuǎn)換等功能，如以Computer-vision為代表的CAD系統(tǒng)，支持幅員圖形編輯及PCB繪圖?！?〕第二代：20世紀80年代為了適應電子產(chǎn)品在規(guī)模和制作上的需要，出現(xiàn)了以計算機仿真和自動步線為核心技術(shù)的第二代EDA工具，產(chǎn)生了計算機輔助制造〔CAM：ComputerAidedManufacturing〕、計算機輔助測試〔CAT：ComputerAidedTest〕和計算機輔助工具〔CAE：ComputerAidedEbgineering〕等概念。為設(shè)計師提供了方便的原理圖編輯、仿真和物理幅員的布圖和驗證功能，如以Applicon、Calma、CV為代表的幅員編輯和DRC，以Mentor、Daisy、Valid為代表的CAD系統(tǒng)，從原理圖輸入、模擬、分析、到自動布圖及驗證的全過程支持?！?〕第三代：20世紀90年代出現(xiàn)了以HDL高級語言描述、系統(tǒng)級仿真和綜合技術(shù)為特征的第三代EDA工具，極大地提高了系統(tǒng)設(shè)計的效率，使廣闊的電子設(shè)計工程師開始實現(xiàn)“概念驅(qū)開工程”的夢想。設(shè)計師擺脫了大量的具體設(shè)計工作，而將精力集中于創(chuàng)造性的方案與概念構(gòu)思上，從而大大提高了設(shè)計效率，縮短了產(chǎn)品的研制周期，如以Cadence、Synopsys、Avanti、Mentor、Viewlogic等為代表的EDA系統(tǒng)，對IC設(shè)計的整個流程提供支持，甚至包括系統(tǒng)級的設(shè)計工具。〔4〕第四代：目前正在緊鑼密鼓地進行。由于集成電路的工藝水平已經(jīng)進入超深亞微米〔<0.25微米〕，在0.8微米工藝以下，連線延遲已占總延遲的70％，因而計算工作量要比微米及亞微米增大。設(shè)計工具改進所增加的設(shè)計能力必須超過工藝增長速度，才能適應工藝的快速開展，正在研制面向VDSM+SoC的新一代EDA系統(tǒng)。在利用EDA工具進行IC設(shè)計時，首先需要解決的問題是利用適當?shù)姆绞矫枋鱿到y(tǒng)的功能，并輸入到計算機中，以便計算機進行識別，然后，根據(jù)設(shè)計約束進行相關(guān)的自動設(shè)計。這種描述硬件功能的方式就是硬件描述語言〔HDL：HardwareDesccription〕，可分為文字語言〔WordHDL〕和圖形語言〔GraphicHDl〕。圖形語言即廣泛使用的邏輯電路圖和狀態(tài)流程圖，是為廣闊IC設(shè)計人員所熟悉的描述方法。在現(xiàn)有的EDA工具中，兩種描述方法均可采用。比較而言，計算機對于圖形語言的識別比較困難，同時，圖形描述難以抽象，很難清晰描述不同層次的IC系統(tǒng)。而由文字符號構(gòu)成的形式語言，已在計算機系統(tǒng)中廣泛應用，相應的編譯技術(shù)十分成熟，計算機執(zhí)行這種文字符號組成的形式語言程序具有很高的工作效率。因此，在EDA工具中，文字描述語言應用得最為普遍。一般地，硬件描述語言HDL都是指文字硬件描述語言WHDL。EDA工具的集成設(shè)計環(huán)境是指運用各種EDA工具，按設(shè)計流程進行進行工程設(shè)計的環(huán)境。由于各個EDA工具開發(fā)商在不同的設(shè)計環(huán)節(jié)有不同的特長，其EDA工具也具有不同的特色，如Synopsys公司的邏輯綜合工具DC，邏輯綜合效率高，占用資源少，以及邏輯仿真工具VCS，時序仿真較精確，設(shè)計工程能工作于較高的工作頻率，在業(yè)界享有盛名；Candence公司的EDA工具長于模擬IC設(shè)計，Verilog語言仿真工具Verilog-XL功能和性能也相當不錯，Mentor公司的EDA工具長于幅員設(shè)計和后端驗證。由于EDA處理算法復雜，需要高性能的計算支持，目前多數(shù)大型EDA工具都運行在Unix平臺上，包括IBMAIX、HPHP-UX、SunSolaris和Linux等；為降低EDA費用，在Windows平臺上單機可運行的EDA工具也越來越多，如Workview和ModelSim等。EDA軟件作為大型、復雜的軟件系統(tǒng)，主要采用C、C++和Java等語言在Unix或Linux平臺上開發(fā)，是一個高投入、高風險和專利門檻較高的產(chǎn)品，根本由幾家大的公司壟斷，后來者很難進入，我國在這方面差距較大。選擇優(yōu)秀、適用的EDA工具，構(gòu)成適宜的EDA工程集成設(shè)計環(huán)境，是工程開發(fā)工程師的首要任務之一。選擇優(yōu)秀的EDA工具有以下幾個約束條件：〔1〕EDA工具的使用授權(quán)限制?！?〕設(shè)計語言、設(shè)計數(shù)據(jù)和設(shè)計格式的兼容問題?！?〕EDA工具與計算機和操作系統(tǒng)的兼容問題?！?〕是否具有IDE環(huán)境，工具界面是否友好等。〔5〕設(shè)計工程的實際需要限制。3.6VerilogHDL設(shè)計簡介

硬件描述語言有多種，自20世紀80年代后期起，逐步開始推廣使用。應用比較普遍的有：美國國防部提出的VHDL、Candence公司開發(fā)的Verilog、MentorGraphics公司開發(fā)的BLM和DATAI/O公司的ABEL等，目前已成為國際標準的硬件描述語言只有VHDL和Verilog兩種。VHDL的英文全稱是VeryhighspeedintegratedcircuitHardwareDescriptionLanguage，即超高速集成電路硬件描述語言，是美國國防部為支持超高速電路〔VHSIC：VeryHighSpeedIntegratedCircuit〕設(shè)計工程的研發(fā)于20世紀80年代初提出的，采用ADA語言的語法，其目的是為了在各個開發(fā)商之間統(tǒng)一設(shè)計標準，便于資源共享。1986年，IEEE標準化組織開始審訂VHDL，并于1987年12月通過了標準審查，宣布實施，即IEEESTD1076-1987。1993年又對VHDL做了進一步修訂，形成了新的標準，即1076-1993，目前多數(shù)VHDL設(shè)計采用此標準。VeirlogHDL最初由GatewayDesignAutomation〔GDA〕公司的PhilMoorby首創(chuàng)，采用C語言的語法，1989年Candence收購了GDA公司，VerilogHDL遂成為Candence公司EDA工具的硬件描述語言。1995年，VerilogHDL成為IEEE的標準，即VerilogHDL1364-1995，正式成為一種IC開發(fā)的商用硬件描述語言。為了改進設(shè)計的準確性以滿足VDSM設(shè)計的需要，Verilog1364-2001增加了系統(tǒng)級建模的功能，提高了ASIC時序準確性，對VerilogPLI進行改進后，可以提供更強的模擬控制功能，同時提高了交互性能。中國國家質(zhì)量技術(shù)監(jiān)督局于2001年4月9日發(fā)布了“中華人民共和國國家標準GB/T18349-2001：集成電路/計算機硬件描述語言Verilog，英文名：IntegratedCircuit/ComputerHardwareDescriptionLanguageVerilog”，并于2001年10月1日正式實施。該標準等同于IEEESTD1364-1995，旨在將Verilog作為硬件描述語言的完整國家標準VHDL和VerilogHDL都支持從行為級到門級的系統(tǒng)描述，適合于IC系統(tǒng)自頂向下的層次化設(shè)計。目前，硬件描述語言正在向模擬電路和混合信號設(shè)計的方向開展。由于Verilog語言采用C語言的語法，充分保存了C語言簡潔、高效和靈活的編程風格，因而在數(shù)字IC設(shè)計者和高等院校的教學中占有絕對的多數(shù)。Verilog語言的最大特點是易學易用，如果具有一些C語言的編程經(jīng)驗，可以在較短的時間內(nèi)學習和掌握Verilog語言，容易獲得IC設(shè)計的實際經(jīng)驗。與之相比，VHDL的學習要困難得多，很難在較短的時間內(nèi)真正掌握，而在似懂非懂的前提下進行實際電路的設(shè)計，對培養(yǎng)良好的設(shè)計風格反而會產(chǎn)生不利的影響。目前，Verilog語言在實際工程應用中主要是進行RTL級的設(shè)計，以及相應的測試腳本〔TestBench〕設(shè)計。Verilog語言中多數(shù)語句是不可綜合的，主要用于設(shè)計靈活的TestBench。一般地，一個典型的、可綜合VerilogRTL設(shè)計主要內(nèi)容包括：例化模塊〔Instantiationmodules〕，包括IP核。常用的數(shù)字元件，如比較器〔Comparator，Verilog比較語句生成〕、多路復用器〔Mux，VerilogIf-else-end語句生成〕、多路輸出選擇器〔Demux〕、編/解碼器〔Coder/Decoder〕等。I/O信號、存放器〔Reg〕信號和線〔Wire〕信號定義。信號的與、或、非、移位等算術(shù)、邏輯或布爾運算。信號的阻塞賦值和非阻塞賦值。敏感信號列表等。RTL編碼類似于軟件開發(fā)，通常使用的軟件工程指導原那么在RTL編碼時也適用，其根本的編碼原那么要求RTL代碼簡單、結(jié)構(gòu)化和規(guī)那么化，這樣的代碼也易于綜合、復用和驗證，下面給出一些根本的指導原那么，這些原那么僅僅作為參考,每個設(shè)計團隊應該根據(jù)具體的設(shè)計環(huán)境、工具和產(chǎn)品的標準，制訂自己的指導原那么?！?〕命名習慣設(shè)計階段的最開始應該制定一個統(tǒng)一的和合理的命名習慣，并由整個團隊共同堅持.〔2〕RTL編碼的一般指導原那么l使用簡單結(jié)構(gòu)和時鐘方案。代碼的結(jié)構(gòu)應該一致，規(guī)劃的劃分方案使各模塊規(guī)模大致相等，以實現(xiàn)一致性。設(shè)計的劃分應該使一個單獨模塊中的所有邏輯使用同一個時鐘或復位信號。l應該使用行首縮進以提高RTL代碼的可讀性。同時，為使行不致太長，縮進應該小，通常為2~3個空格。應該防止使用Tab鍵，因為Tab鍵在不同的文本編輯器中會引起文本錯位。〔3〕可綜合的RTL開發(fā)可綜合性是指RTL代碼設(shè)計符合綜合工具的可綜合標準，RTL代碼和綜合后網(wǎng)表的功能與設(shè)計意圖一致。RTL的目標是通過綜合〔Synthesize〕生成設(shè)計，每一個綜合工具對Verilog結(jié)構(gòu)都有它獨特的口味，這些結(jié)構(gòu)使綜合過程有效，也簡化了綜合后的分析。除上面給出的一般VerilogRTL編碼原那么外，VerilogRTL的開發(fā)應該面向綜合。綜合工具通常會以某種方式解釋RTL代碼，確定它意味著何種類型的邏輯。由于綜合過程本身要花費很長時間，因此，靜態(tài)語法檢查工具Lint可以在綜合前瀏覽RTL代碼，指出綜合時可能會遇到的語法問題和錯誤，是按照Linux/Unix軟件編程工具Glint和Clint的方式命名的。竭力推薦設(shè)計者將Lint過濾過程參加到設(shè)計流程中，如在makefile中，此過程會早期發(fā)現(xiàn)許多設(shè)計錯誤和違反代碼風格的地方，迫使工程師在綜合前必須先檢查RTL編碼。3.7可測性設(shè)計

3.7.1可測性根底3.7.2可測性結(jié)構(gòu)設(shè)計JTAG接口3.7.1可測性根底據(jù)近年來的統(tǒng)計，對IC設(shè)計進行測試與驗證所花的時間占到了整個設(shè)計過程的70%左右。IC產(chǎn)品在生產(chǎn)完成之后，還要進行測試，以判斷產(chǎn)品的功能和性能是否合格。IC的測試包括以下幾類：〔1〕芯片生產(chǎn)后測試?！?〕芯片封裝后進行電路測試?！?〕IC裝上PCB后測試?！?〕系統(tǒng)成套完成后測試?！?〕在使用現(xiàn)場測試。如果IC產(chǎn)生故障，在不同的場合檢測并排除故障，其測試本錢的開銷相差巨大。根據(jù)有關(guān)統(tǒng)計資料說明，同樣的產(chǎn)品，如果以芯片生產(chǎn)后的檢測本錢為$1計，那么封裝后的電路檢測本錢為$10，PCB上完成檢測的本錢為$100，在系統(tǒng)上完成需要$1000，而在現(xiàn)場完成同樣的工作高達$104。可見，在集成電路生產(chǎn)和使用過程中，盡可能早地發(fā)現(xiàn)產(chǎn)品的故障，對降低生產(chǎn)本錢和使用本錢具有重大的意義。通常，將芯片生產(chǎn)后的測試和封裝完成后的電路檢測稱為工廠測試，由IC制造商完成。芯片封裝完成后的電路測試及以后各階段的成品和半成品測試由用戶完成。IC的測試通常在測試設(shè)備上進行，將被測IC放在測試儀器上，測試設(shè)備根據(jù)需要產(chǎn)生一系列測試輸入信號，加到輸入端，在電路的輸出端獲得輸出信號，將測試的實際輸出與預期輸出比較，如果兩者相等，說明測試通過；否那么，說明測試失敗。在理想情況下，測試通過，證明產(chǎn)品是合格的；否那么，該產(chǎn)品不合格。測試結(jié)果的可靠性取決于測試信號的正確性和完整性。測試用的輸入信號稱為測試矢量信號或測試碼。測試碼的產(chǎn)生方法稱為測試碼生成，測試碼可以由人工生成，也可以由計算機自動生成，然而對于復雜的大規(guī)模IC，測試碼的生成是一項耗時而又煩瑣的工作。對于具有n個輸入的IC組合電路，每一個測試矢量可以唯一決定一個無故障輸出，因而每個測試矢量都可以是一個測試。n個輸入的電路，最多有2n個測試矢量。對于一個具有n個并且在電路內(nèi)具有m個存放器的IC電路，最多有2n+m個測試矢量。很明顯，當電路規(guī)模較大時，測試碼的數(shù)目將過于龐大，使得測試實際上不可能進行。1966年，J.P.Roth提出了一個組合電路測試生成的完全算法，稱為D算法。D算法從理論上首先解決了組合電路的測試生成問題，即任何一個組合電路中任意單故障都可以采用D算法找到檢測該故障的測試碼。D算法是一種完備的、便于計算機實現(xiàn)的算法。隨后，許多學者對D算法進行了改進，以克服D算法對解空間盲目搜索的缺點。1982年，P.Goel提出的PODEN算法和1983年H.Fajiwara、T.Shimono提出的面向扇出的FAN算法都是較好的改進算法，已經(jīng)能夠解決幾千門組合電路的自動測試生成問題。上述算法都屬于啟發(fā)式方法。還有一類方法是F.F.Sellers等提出的布爾差分法，以及隨機產(chǎn)生法等。相比之下，時序電路測試生成的研究進展比較緩慢。20世紀80年代后期以來，時序電路的測試生成取得了一些進展，較著名算法的有ESSENTIAL算法等。當一個IC系統(tǒng)設(shè)計完成后，需要對其進行功能仿真和驗證。在仿真時，需要對被測系統(tǒng)的輸入端施加一系列測試碼，測試碼的設(shè)計應以最小的測試碼集合以獲得最高的故障覆蓋率。故障覆蓋率是在測試碼生成之后檢驗其正確性的指標，其值為：假設(shè)故障率到達95%以上，即可認為該測試碼已到達要求。隨著IC系統(tǒng)的日益復雜，集成規(guī)模日趨龐大，測試生成處理開銷巨大。此外，與IC的內(nèi)部接點相比，I/O引腳要少得多，根本無法將所有需要鼓勵和觀察的節(jié)點全部引出。很明顯，如果只考慮改進測試方法，測試問題將成為十分困難的問題，遠不能適應電路集成度增長的開展要求。積極的方法是在電路設(shè)計階段就考慮電路的測試問題，即在設(shè)計電路邏輯功能的同時，為今后能夠進行高效的測試提供方便，這就是可測性設(shè)計。圖3-15表示了測試開銷與芯片集成規(guī)模之間的關(guān)系，圖中曲線UD表示無約束設(shè)計，直線HD表示可測性設(shè)計。普通設(shè)計方法中，測試開銷將隨著IC電路規(guī)模的增大呈指數(shù)規(guī)律上升，以至當電路規(guī)模大于某種程度時，測試事實上將成為不可能。采用可測性設(shè)計后，測試開銷與集成規(guī)模呈線性增長關(guān)系。因此，對于VLSIIC設(shè)計，可測性設(shè)計是必不可少的。在可測性設(shè)計中，需要解決的另一個問題是如何評估一個設(shè)計完成的電路的測試難易程度，即可測性分析?？蓽y性分析是對一個設(shè)計完成的電路或待測電路不進行故障模擬就能定量地估計其測試難易程度的一類方法，包括以下三方面的內(nèi)容:〔1〕可控制性〔Controllability〕：通過電路的原始輸入向電路中的某個節(jié)點賦規(guī)定值〔0或1〕難易程度的度量。〔2〕可觀察性〔Observability〕：通過電路的輸出了解電路中某個節(jié)點值的難易程度。〔3〕可測性〔testability〕：可控制性和可觀察性的結(jié)合，是電路中故障檢測難易程度的度量?？蓽y性分析是對可控制性、可觀察性和可測性的定量分析，其計算復雜度不應高于測試生成復雜性，否那么就失去了實際價值。此外，可測性分析的結(jié)果應具有足夠的精確性，即通過可測性分析獲得的結(jié)果，應能真實反映電路中故障檢測的難易程度。目前存在多種可測性分析算法，如基于傳遞因子法的TEMS算法、CAMELOT算法；基于本錢分析法的TEST/80算法、SCOAP算法等；以及基于信號概率法的PREDICT算法、STAFAN算法等。

引發(fā)IC發(fā)生故障的原因千差萬別，故障的形式多種多樣。為了便于分析和判斷故障，需要將故障的特征進行抽象和分類，將在某一層次呈現(xiàn)同樣效果的故障歸并成一類，并使用同一種描述方法，這種故障描述方式稱為故障模型。故障模型應具備精確性和易處理性兩個特點，以便準確地反映某一類故障對電路和系統(tǒng)的影響，并進行各種運算處理。按照系統(tǒng)構(gòu)成的不同層次，可以建立不同層次的故障模型，如功能塊故障模型、邏輯門級故障模型和晶體管級故障模型，其中邏輯門級故障是一類主要的故障，可分為以下幾類：〔1〕固定故障〔Stuck-atFault〕：最常見的邏輯故障，指電路中某個信號線〔輸入/輸出〕的邏輯電平固定不變，可分為單固定故障和雙固定故障?！?〕橋接故障〔BridgingFault〕：兩根或者多根信號線連接在一起而引起的電路發(fā)生的故障稱為橋接故障。橋接故障有明顯的規(guī)律性，即在搭線處實現(xiàn)線邏輯，正邏輯時實現(xiàn)的是線與功能，負邏輯時實現(xiàn)的是線或功能?！?〕固定開路故障〔Stuck-openFault〕：是CMOS電路特有的一種故障，與固定故障不同，固定故障將故障門作為組合電路處理，而固定開路故障具有時序電路的特征?！?〕時滯故障〔DelayFault〕：固定故障和橋接故障是一種靜態(tài)故障，而時滯故障是一種動態(tài)故障，這種故障在低頻時工作時正常，隨著信號頻率的提高，元件的延遲時間有可能超過規(guī)定的值，從而導致時序配合上的錯誤，使電路的功能出錯，這種故障稱為時滯故障?！?〕冗余故障〔RoundanceFault〕：除了上述故障外，還有一類故障，要么它是不可激活的，要么是無法檢測出來的，這類故障稱為冗余故障。這種故障的特點是通常不影響電路的邏輯功能。故障模擬是測試生成中不可缺少的輔助工具，是指在輸入矢量中插入故障，應用故障模擬算法，測試輸入矢量的故障覆蓋率。如果故障覆蓋率到達要求，那么所用的輸入矢量作為故障字典，供測試時使用。常用的故障模擬方法包括：〔1〕并行故障模擬：指計算機的字長有幾位，那么充分利用計算機字長的每一位對幾個輸入組合并進行模擬，然后，根據(jù)電路的正常狀態(tài)和故障狀態(tài)的輸出值，判斷哪一組輸入為測試該故障的測試碼。〔2〕演繹故障模擬：對電路的故障進行演繹運算，求出可以測試故障的一種測試方法。演繹故障模擬法從電路原始輸入端上的故障表開始演繹運算，直到求出該電路的原始輸出端的故障表，一次就可以計算出該測試碼能夠檢測的全部故障。這一過程可以利用故障表傳播原理完成。〔3〕同時故障模擬：與演繹故障模擬的根本思想是一致的，都使用了故障表的傳播，但在這一方法中，故障電路和正常電路同時處理，因此，稱為同時故障模擬。在同時故障模擬中，用模擬代替了集合運算，從而減少了運算量。3.7.2可測性結(jié)構(gòu)設(shè)計

測試碼自動生成需要復雜的計算，在大規(guī)模IC中，往往包含有大量的時序電路和存放器，使得測試碼生成問題更為復雜。因此，只在測試碼生成方法上進行研究，不能適應IC技術(shù)的開展。采用可測性設(shè)計〔DFT：DesignforTest〕是一個積極而又具有良好前景的開展方向。所謂可測性設(shè)計，就是在IC設(shè)計階段就考慮電路的可測性，使設(shè)計得到的系統(tǒng)容易被測試，容易找到測試碼?？蓽y性設(shè)計的主要目的不是FunctionalTesting，而是ManufacturingTesting，驗證IC內(nèi)部的電路結(jié)構(gòu)是否有制造缺陷。采用可測性的設(shè)計方法可以給測試工作帶來很多益處，如減少測試時間、簡化測試過程和提高故障覆蓋率等。在可測性設(shè)計中，應注意以下幾個問題：〔1〕測試矢量盡可能少?！?〕容易生成測試矢量?！?〕測試碼生成時間少?！?〕對其它電路的影響最小?？蓽y性設(shè)計的理論根底是可控制性和可觀察性。對于測試而言，可控制性就是使得IC中各節(jié)點的電平值易于被外部信號控制，以便能夠方便地對故障敏化。可觀察性就是能夠方便地從外部輸出端口觀察內(nèi)部故障的情況。換言之，要使內(nèi)部故障能夠傳播到輸出端。對于時序電路來說，如果能夠方便地控制和觀察IC內(nèi)部存儲元件的狀態(tài)，那么時序電路測試生成所面臨的問題是處理組合電路，從而從根本上減輕測試生成的負擔。目前主要采用四種方法：〔1〕專門測試設(shè)計專門測試設(shè)計〔Ad-hocTesting〕是針對某一特定電路對其進行修改，以便進行測試。常用方法包括大型時序電路的分塊方法、增加測試點、參加多路選擇器和提供狀態(tài)復位等。一般地說，專門測試設(shè)計技術(shù)是設(shè)計者常年設(shè)計積累的設(shè)計技巧，對于解決復雜電路的測試是相當有效的。

〔2〕掃描測試技術(shù)掃描〔Scan〕測試技術(shù)是可測性設(shè)計的一種方法，可應用于任何規(guī)那么的IC，掃描設(shè)計能夠提供較高質(zhì)量的測試碼，使測試設(shè)計過程自動化，并全面縮短測試運行時間。為了充分利用掃描設(shè)計技術(shù)的潛力，在設(shè)計時必須嚴格遵守可測性設(shè)計規(guī)那么。此外，掃描測試技術(shù)需要額外的硬件開銷，即插入掃描存放器鏈。在掃描設(shè)計中，應用最廣泛的是由IBM公司首創(chuàng)的電平敏感掃描設(shè)計，有兩個根本原那么：第一，電路是電平敏感的，采用電平觸發(fā)代替邊沿觸發(fā)，可以克服競爭問題；第二，所有的存放器都可以轉(zhuǎn)變成移位存放器。在LSSD中，根本單元是移位存放鎖存器〔SRL：ShiftRegisterLatch〕，即掃描存放器，在被測電路的周圍插入掃描存放器，將這些存儲單元連成掃描路徑，形成一個掃描鏈〔ScanChain〕，改善IC內(nèi)部電路測試工作的可控制性和可觀察性，提高測試工作的效率?！?〕內(nèi)建自測試內(nèi)建自測試〔BIST：Built-inself-test〕技術(shù)是指在芯片內(nèi)部產(chǎn)生測試碼，并對測試結(jié)果進行分析的測試技術(shù)。因此，內(nèi)建自測試必須附加兩個額外電路：鼓勵生成器和響應分析器〔如圖3-16所示〕。通常由偽隨機序列發(fā)生器產(chǎn)生內(nèi)測試碼，并使用一個特征分析器觀察輸出信號。偽隨機序列發(fā)生器是一個線性反響移位存放器〔LFSR：LinerFeedbackShiftRegister〕，按一個長度為N的生成多項式產(chǎn)生偽隨機序列。嵌入式RAM存儲器是最難測試的電路之一，因為存儲器的測試通常要求大量的測試碼來激活存儲器，并將存儲器的單元內(nèi)容讀出來與標準值進行比較。因此，存儲器的測試通常采用BIST的結(jié)構(gòu)。有的存儲器BIST測試采用并行的方法來降低測試時間和測試消耗，并行的方法就是用單個的讀操作或?qū)懖僮鱽碓L問整行單元，對于一個N行N列的存儲器測試時間就會降低N倍。〔4〕系統(tǒng)級測試技術(shù)邊界掃描測試〔BoundaryScanTest〕技術(shù)是一種基于掃描測試方法的系統(tǒng)級測試技術(shù)，由于邊界掃描測試結(jié)構(gòu)依靠移位存放器實現(xiàn)，而這些移位存放器放置在IC元件邊界的I/O引腳處，所以這種測試方法稱為邊界掃描測試。它是一種擴展的自治測試技術(shù)，在測試時不需要其它的測試設(shè)備。邊界掃描測試有兩大優(yōu)點：〔1〕方便芯片的故障定位，迅速準確地測試兩個芯片引腳的連接是否可靠，提高測試檢驗效率?！?〕具有JTAG接口的芯片，內(nèi)置一些預先定義好的功能模式，通過邊界掃描通道來使芯片處于某個特定的功能模式，以提高系統(tǒng)控制的靈活性和方便系統(tǒng)設(shè)計。下面對JTAG接口做進一步詳細的介紹。3.7.3JTAG接口

JTAG接口是數(shù)字系統(tǒng)中已經(jīng)廣泛使用的一種可測性設(shè)計方法，主要完成邊界掃描測試功能，測試IC間的連通性、IC引腳間的連通性和內(nèi)部模塊邏輯功能，主要用于測試IC之間或PCB之間的連接是否存在故障，但同時也為IC本身測試提供了通路和手段。JTAG接口通過在芯片的每個I/O引腳附加一個邊界掃描單元〔BSC：BoundaryScanCell〕以及一些附加的測試控制邏輯實現(xiàn)的，BSC主要是由邊界掃描存放器組成的，將這些存儲單元連成掃描路徑，構(gòu)成掃描鏈。這些邊界掃描存放器位于外部引腳和內(nèi)部邏輯之間，可以在狀態(tài)控制器〔TAP〕的控制下，對外部引腳和內(nèi)部邏輯采集或施加信號，從而完成對系統(tǒng)的測試〔如圖3-17所示〕。每個I/O引腳都有一個BSC，每個BSC有兩個數(shù)據(jù)通道：一個是測試數(shù)據(jù)通道，測試數(shù)據(jù)輸入TDI〔TestDataInput〕、測試數(shù)據(jù)輸出TDO〔TestDataOutput〕；另一個是正常數(shù)據(jù)通道，正常數(shù)據(jù)輸入NDI〔NormalDataInput〕、正常數(shù)據(jù)輸出NDO〔NormalDataOutput〕〔如圖3-18所示〕。在正常工作狀態(tài)，輸入和輸出數(shù)據(jù)可以自由通過每個BSC，正常工作數(shù)據(jù)從NDI進，從NDO出。在測試狀態(tài)，可以選擇數(shù)據(jù)流動的通道：對于輸入的IC引腳，可以選擇從NDI或從TDI輸入數(shù)據(jù)；對于輸出的IC引腳，可以選擇從BSC輸出數(shù)據(jù)至NDO，也可以選擇從BSC輸出數(shù)據(jù)至TDO。圖3-19所示是邊界掃描測試應用的示意圖。為了測試兩個JTAG設(shè)備的連接，首先將JTAG設(shè)備1某個輸出測試腳的BSC置為高或低電平，輸出至NDO，然后，讓JTAG設(shè)備2的輸入測試腳來捕獲從引腳輸入的NDI值，再通過測試數(shù)據(jù)通道將捕獲到的數(shù)據(jù)輸出至TDO，比照測試結(jié)果，即可快速準確的判斷這兩腳是否連接可靠。JTAG控制器的電路結(jié)構(gòu)如圖3-20所示，主要由四個局部組成：(1)測試存取口測試存取口〔TAP：TestAccessPort〕是邊界掃描測試電路與外部的接口，包括以下5個控制信號：lTCK〔TestClock〕：邊界掃描時鐘，用于控制JTGA存放器和TAP控制器的時鐘。lTMS〔TestModeSelect〕：JTAG測試模式選擇，當該信號有效時，IC處于測試模式，否那么是正常工作模式。lTDI〔TestDataInput〕：串行邊界掃描輸入數(shù)據(jù)，JTAG指令和數(shù)據(jù)均由此輸入。TAP控制器的狀態(tài)及指令存放器的內(nèi)容決定哪個存放器接受TDI的數(shù)據(jù)。在TCK的上升沿，TDI的數(shù)據(jù)裝入存放器。lTDO〔TestDataOutput〕：串行邊界掃描輸出數(shù)據(jù)，輸出存放器由TAP控制器的狀態(tài)和指令存放器的內(nèi)容確定。TDO在TCK的下降沿改變狀態(tài)，并僅在數(shù)據(jù)輸出時有效，其余時間TDO均是高阻態(tài)。lTRST〔TestReset〕：任選信號，JTAG測試邏輯復位，用于異步復位TAP控制器，低電平有效。當TRST輸入為低電平時，芯片進入正常工作狀態(tài)，JTAG測試邏輯無效。〔2〕TAP控制器TAP控制器〔TAPController〕是邊界掃描測試核心控制器。在TCK和TMS的控制下，可以選擇使用指令存放器掃描或數(shù)據(jù)存放器掃描，以及控制邊界掃描測試的各個狀態(tài)。TMS和TDI是在TCK的上跳沿被采樣，TDO是在TCK的下降沿變化。TAP控制器的狀態(tài)機如圖3-21所示，TAP控制器的狀態(tài)機只有6個穩(wěn)定狀態(tài)：測試邏輯復位〔test2logic2reset〕、測試/等待〔run2test/idle〕、數(shù)據(jù)存放器移位〔shift2DR〕、數(shù)據(jù)存放器移位暫停〔pause2DR〕、指令存放器移位〔shift2IR〕、指令存放器移位暫?！瞤ause2IR〕，其它狀態(tài)都不是穩(wěn)態(tài)，而只是暫態(tài)。在上電或IC的正常運行時，必須使TMS在最少持續(xù)5個TCK保持為高電平，那么TAP進入測試邏輯復位態(tài)。這時，TAP發(fā)出復位信號使所有的測試邏輯不影響IC的正常運行。假設(shè)需要進行邊界掃描測試，可以在TMS與TCK的配合控制下，退出復位，進入邊界掃描測試需要的各個狀態(tài)?！?〕指令存放器IEEE1149.1規(guī)定，指令存放器〔IR：InstructionRegister，包括指令譯碼器〕的長度至少為2比特，并且至少能對3條指令進行譯碼，包括：lBYPASS：一條移位存放器旁路指令，用1位存放器旁路芯片上所有的串行數(shù)據(jù)存放器。這個操作允許不經(jīng)過串行掃描鏈上所有芯片內(nèi)的移位存放器的逐級移位而進行某些特殊的芯片測試，BYPASS的硬指令是全0〔也有全1的〕。lEXTEST：外測試指令，機器碼全1〔也有全0的〕，允許芯片外印刷線路板的測試。lSAMPLE/PRELOAD：采樣或預裝入指令，這條指令將邊界掃描存放器置于數(shù)據(jù)存放器鏈中〔即邊界掃描存放器與芯片的I/O引腳相連〕，并采樣或預裝入芯片I/O引腳上的信號。〔4〕數(shù)據(jù)存放器數(shù)據(jù)存放器〔DR：DataRegister〕用以存放測試數(shù)據(jù)〔如測試矢量〕和測試結(jié)果，由邊界掃描存放器、內(nèi)部數(shù)據(jù)存放器和1位旁路〔Bypass〕存放器組成。邊界掃描存放器是一類特殊的數(shù)據(jù)存放器，其根本單元由雙重邊沿觸發(fā)的觸發(fā)器和兩個多路選擇器組成，可以執(zhí)行移位操作，并可以和其它器件構(gòu)成掃描鏈路。IEEE1149.1標準規(guī)定，必須具有的兩個數(shù)據(jù)存放器是邊界掃描存放器〔BoundaryScanRegister〕和旁路〔Bypass〕存放器，其它的存放器是任選的。由指令存放器選擇某個特定的數(shù)據(jù)存放器作為邊界掃描測試存放器，當一個掃描路徑選定后，其它的路徑處于高阻態(tài)。邊界掃描存放器是由圍繞IC引腳的一系列的邊界掃描單元BSC組成的，正是由它來實現(xiàn)測試引腳信號的輸入/輸出；旁路存放器只由一個掃描存放器位組成，中選擇了旁路存放器，TDI和TDO之間只有一位存放器，實際上沒有執(zhí)行邊界掃描測試，旁路存放器的作用是為了縮短掃描路徑而對不需要進行測試的IC進行旁路。雖然JTAG接口最初開發(fā)出來是為了監(jiān)測IC和電路連接，但為了節(jié)約IC引腳資源，許多公司對這種串行接口的用途進行了擴展，主要包括：〔1〕CPLD和FPGAISP〔InSystemProgramming在系統(tǒng)可編程〕的支持目前，許多CPLD和FPGA廠家利用JTAG確定的四個引腳〔TDI、TDO、TMS、TCK〕的測試存取口〔TAP〕作為ISP開發(fā)接口，內(nèi)部設(shè)計了支持ISP的控制電路，使CPLD和FPGA芯片編程也有標準可循，通過此接口將硬件網(wǎng)表“燒”到芯片里，如Xilinx公司的Virtex和Spatan系列的FPGA芯片?！?〕嵌入式軟件OCD〔On-ChipDebugging片上調(diào)試〕的支持許多CPU設(shè)計廠商〔如ARM公司的ARM系列CPU〕為將來調(diào)試嵌入式軟件的方便，在CPU內(nèi)部設(shè)計了EICE〔EmbeddedIn-CircuitEmulator嵌入式在線仿真器〕模塊，利用JTAG的測試存取口〔TAP〕，提供OCD支持，用低端適配器就可以將JTAG接口和主工作站以及前端調(diào)試軟件連接起來，不需要專門的程序以及額外的通信端口，這些接口在底層方面的操作差異較大，但是給用戶軟件調(diào)試提供了許多的便利。3.8可編程邏輯器件邏輯器件〔LogicDevice〕指能夠完成數(shù)字布爾邏輯功能的器件〕，可分為兩大類：固定邏輯器件和可編程邏輯器件〔PLD：ProgrammableLogicDevice〕。一如其名，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能，一旦制造完成，就無法改變，如各種數(shù)字IC芯片。另一方面，可編程邏輯器件是能夠為客戶提供范圍廣泛的多種邏輯容量、特性、速度和電壓參數(shù)的標準成品部件，而且此類器件可在任何時間改變，像軟件編程一樣靈活和方便，從而完成許多種不同的硬件功能。固定邏輯器件和PLD各有自己的優(yōu)缺點，如：〔1〕固定邏輯設(shè)計更適合大批量應用，因為它們能夠經(jīng)濟地大批量生產(chǎn)。對有些需要極高性能的應用，固定邏輯也是最正確的選擇?！?〕可編程邏輯器件提供了一些優(yōu)于固定邏輯器件的重要優(yōu)點，包括PLD在設(shè)計過程中為客戶提供了更大的靈活性，因為對于PLD來說，設(shè)計反復只需要簡單地改變編程文件就可以了，容易實現(xiàn)現(xiàn)場的產(chǎn)品增加新功能或者進行升級。同時，PLD不需要客戶支付高昂的NRE本錢和購置昂貴的掩膜組，允許客戶在需要時僅訂購所需要的數(shù)量?！?〕當前，許多IC設(shè)計公司將數(shù)字IC設(shè)計到Foundry廠家最終流片前，通常都會采用PLD〔如FPGA〕對IC設(shè)計進行最后的功能驗證。集成電路技術(shù)的開展，尤其是VLSI技術(shù)的開展，為可編程邏輯器件的開展奠定了堅實的根底。從20世紀70年代末產(chǎn)生了第一代PLD，到現(xiàn)在的二十多年里，可編程邏輯器件經(jīng)歷了四個階段，取得了長足的開展。可編程邏輯器件的最初出現(xiàn)，是為了用一種可以由用戶再構(gòu)造的器件取代品種繁多的中小規(guī)模邏輯電路。而今，可編程邏輯器件品種齊全，單片集成規(guī)模〔以用戶可用門計〕從數(shù)百門到數(shù)兆門以上，器件的工作頻率在50MHz以上，相當多的產(chǎn)品到達100MHz以上，可以實現(xiàn)從功能電路到SoC各種層次的電子系統(tǒng)，成為當今電子系統(tǒng)中一類廣泛應用的微電子器件，也是SoC的一種低本錢的易行的設(shè)計實現(xiàn)手段?？删幊踢壿嬈骷母鞣N產(chǎn)品中，除早期的PLD用雙極性工藝制造外，現(xiàn)今的PLD產(chǎn)品幾乎無一例外地采用CMOS工藝制作。PLD最初是由PROM開展而來，以后CMOS技術(shù)的開展，E2PROM、FlashROM、SRAM以及反熔絲技術(shù)等取代早期的熔絲技術(shù)，成為PLD生產(chǎn)技術(shù)的主流。經(jīng)過二十多年的開展，不但在結(jié)構(gòu)上進行了重大改進，而且在工作速度、功耗和工藝等方面均有顯著的改善。近年來，各主要PLD生產(chǎn)廠商競相研發(fā)高密度可編程邏輯器件〔HDPLD：HighDensityProgrammableLogicDevice，單片集成度在1000個標準門以上〕，單片集成度由原來的數(shù)百門開展到數(shù)十萬甚至數(shù)百萬門，芯片引腳也由20~24個開展到400~1000個，有的公司推出內(nèi)含處理器的PLD，以提供更強大的功能。目前，HDPLD的主要廠商集中在美國，比較著名的有Xilinx、Lattice、Actel、Altera、AMD和QuickLogic等。近年來，由于PLD技術(shù)的開展，尤其是HDPLD的迅速開展，其性能價格比大幅度提高，用這種器件來制作用戶的專用電路，一旦編程“燒制”后，就是一種專用電路，是一種可編程的ASIC，顯然可以大大地縮短試制周期，減少設(shè)計本錢。因此，PLD正在逐步取代ASIC的一些應用領(lǐng)域。

目前，可編程邏輯器件均采用CMOS技術(shù)制造，按其編程特性可分為以下三類：〔1〕一次編程反熔絲〔OTP〕。〔2〕可擦除、可編程邏輯器件EPLD，包括紫外線擦除和電擦除〔E2PLD〕?！?〕基于靜態(tài)存儲器〔SRAM〕的編程結(jié)構(gòu)。按其結(jié)構(gòu)復雜度，可編程邏輯器件可分為以下三類〔1〕

SPLD一般將單片集成度在1K標準門以下的可編程邏輯器件稱為SPLD〔SimplePLD簡單PLD〕。SPLD由與陣列和或陣列組成，能有效地實現(xiàn)以“積之和”為形式的布爾邏輯函數(shù)。最初的PLD是PROM和PAL〔ProgrammableArrayLogic〕。PROM中與陣列固定，當輸入變量為n時，與陣列的積項輸出線為2n，而或陣列是可編程的。在許多邏輯應用場合中，并不需要每個變量均參與乘積項。為了組合邏輯的需要，創(chuàng)造了PAL器件。在PAL中，與陣列是可編程的，而或陣列是固定的。以后有的產(chǎn)品中，將與陣列和或陣列都設(shè)計成可編程的，這就是PLA〔ProgrammableLogicArray〕。后來，為使PAL能夠適應更多的應用需求，又在PAL結(jié)構(gòu)中參加了存放器，使其不但可以用做組合邏輯，也可用做時序邏輯。有些PAL的輸出局部還參加了一些宏單元，可以靈活地變換正/負輸出邏輯、存放器和三態(tài)輸出等，這就是目前廣泛應用的通用陣列邏輯器件〔GAL：GenericArrayLogic〕。一般地，人們將PROM、PAL和PLA統(tǒng)稱為第一代PLD，真正用以制作ASIC的PLD是從PAL開始的，而將GAL稱為第二代PLD。表3-2匯總了PROM、PAL、PLA和GAL的主要特點。〔2〕CPLDCPLD〔ComplexPLD復雜PLD〕的單片集成度在1K標準門以上，目前集成規(guī)模較高的產(chǎn)品已到達數(shù)萬門以上，如Lattice的ISP3320達14000門、AMD的M5.512達20000門和Xilinx的XC95576達12800門，各半導體廠商還在努力研制集成規(guī)模更大的CPLD產(chǎn)品。通常，CPLD中含有大量觸發(fā)器，規(guī)模大的電路有近千個觸發(fā)器，規(guī)模小的CPLD也有數(shù)十個觸發(fā)器，且I/O引腳相當多。如此巨大數(shù)量的I/O引腳和觸發(fā)器，已不可能采用GAL中通用與陣列的形式連接I/O端。在CPLD結(jié)構(gòu)中，廣泛采用分塊結(jié)構(gòu)，將整個電路劃分為假設(shè)干個功能塊，每塊中含有假設(shè)干個宏單元，每個宏單元含假設(shè)干個觸發(fā)器，相鄰的功能塊之間相互連線。為了減少傳送延遲，又放入了一個全局互聯(lián)矩陣，提供各功能塊之間的信號傳送。新近推出的CPLD，都采用了ISP〔InSystemProgramming在系統(tǒng)編程〕技術(shù)。1992年，Lattice首先推出了ISP技術(shù)，突破了傳統(tǒng)PLD的應用限制，使得ISPPLD器件可以在PCB板上設(shè)計、編程和制造，從而使得電子系統(tǒng)的硬件具有了“柔性”，可以像軟件一樣反復修改和設(shè)計。ISPPLD是第四代PLD，是當前CPLD的主流技術(shù)。目前，ISP技術(shù)不僅在PLD中得到廣泛應用，而且推廣到微控制器領(lǐng)域中?！?〕FPGAFPGA〔FieldProgrammableGateArray現(xiàn)場可編程門陣列〕，又稱為邏輯單元陣列〔LCA：LogicCellArray〕，于1984年由Xilinx公司推出。Xilinx公司的FPGA是一種基于SRAM的可編程器件，以后Actel公司推出了一次編程的反熔絲結(jié)構(gòu)的FPGA。目前，F(xiàn)PGA還在繼續(xù)開展中，同其它PLD相比，F(xiàn)PGA由大量的邏輯單元和開關(guān)矩陣組成，克服了CPLD器件由“與—或”邏輯結(jié)構(gòu)和內(nèi)部互連的嚴格限制，以及所含觸發(fā)器和I/O引腳的限制。FPGA內(nèi)部不僅具有可編程的I/O模塊和邏輯功能塊，而且由于開關(guān)矩陣實現(xiàn)的內(nèi)部互連資源可編程，因此，具有更大的設(shè)計靈活性。但FPGA的時延性能與布局布線有關(guān)，一個設(shè)計完成后其時延性能無法預測，需要設(shè)計實現(xiàn)后加以驗證，這與其它PLD不同〔其它PLD的時延性能是可預測的〕。目前，F(xiàn)PGA的集成規(guī)模已達數(shù)百萬門，甚至上千萬門，如Xilinx公司的XC3S5000FPGA達5M標準門。3.9IC的制造過程

集成電路的生產(chǎn)制造工藝復雜，整個生產(chǎn)過程要經(jīng)過幾十道加工程序。經(jīng)過幾十年的開展，微電子加工工藝已臻成熟，作為IC設(shè)計人員的主要任務是利用成熟的生產(chǎn)工藝，開發(fā)和設(shè)計各種不同用途的集成電路，但了解一些生產(chǎn)工藝方面的知識，對設(shè)計是有幫助的，尤其是模擬IC和射頻IC設(shè)計。集成電路按其制造工藝不同，可分為雙極性工藝〔包括TTL、ECL和I2L〕、PMOS工藝、NMOS工藝和CMOS工藝。由于雙極性晶體管功耗較大，難以大規(guī)模集成，因此，雙極性工藝主要用于中小規(guī)模集成電路的制造。PMOS工藝比較簡單，成品率高，是最早獲得實用的MOS工藝。但是，PMOS電路的工作速度慢，需要使用負電源，輸出電平為負，難以和TTL電路連接，現(xiàn)在已很少使用。NMOS工藝全部采用N溝道MOS管，功耗低，工作速度較高，曾經(jīng)是大規(guī)模集成電路和超大規(guī)模集成的主要制造工藝。20世紀80年代，由于高速CMOS工藝的開展，取代了NMOS的地位，成為大規(guī)模和超大規(guī)模集成電路的主要生產(chǎn)工藝。CMOS工藝采用互補的P溝道和N溝道MOS晶體管，是所有半導體制造工藝中功耗最小的，十分有利于大規(guī)模集成。CMOS工藝比較復雜，早期的CMOS產(chǎn)品工作速度比較低，其原因是MOS管中存在著一些寄生電容。為了提高CMOS器件的工作速度，出現(xiàn)了一種高密度短溝道CMOS〔即HMOS〕工藝，大大減少MOS管內(nèi)的寄生電容。理論分析