第頁湖南涉外經(jīng)濟(jì)學(xué)院課程設(shè)計(jì)報(bào)告課程名稱：EDA技術(shù)及應(yīng)用報(bào)告題目：數(shù)字頻率計(jì)設(shè)計(jì)學(xué)生姓名：所在學(xué)院：信息科學(xué)及工程學(xué)院專業(yè)班級(jí)：學(xué)生學(xué)號(hào)：指導(dǎo)教師：2019年6月25日EDA技術(shù)及應(yīng)用課程設(shè)計(jì)任務(wù)書報(bào)告題目數(shù)字頻率計(jì)設(shè)計(jì)完成時(shí)間2019.6.17至2019.6.28學(xué)生姓名專業(yè)班級(jí)電信1001班指導(dǎo)教師職稱講師總體設(shè)計(jì)要求和技術(shù)要點(diǎn)1.任務(wù)及要求1.任務(wù)及要求設(shè)計(jì)一個(gè)能測量方波信號(hào)的頻率的頻率計(jì)。測量的頻率范圍是0999999Hz。結(jié)果用十進(jìn)制數(shù)顯示。按《湖南涉外經(jīng)濟(jì)學(xué)院課程設(shè)計(jì)管理辦法》要求提交課程設(shè)計(jì)報(bào)告。2.設(shè)計(jì)提示脈沖信號(hào)的頻率就是在單位時(shí)間內(nèi)所產(chǎn)生的脈沖個(gè)數(shù)，其表達(dá)式為f=N/T，f為被測信號(hào)的頻率，N為計(jì)數(shù)器所累計(jì)的脈沖個(gè)數(shù)，T為產(chǎn)生N個(gè)脈沖所需的時(shí)間。所以，在1秒時(shí)間內(nèi)計(jì)數(shù)器所記錄的結(jié)果，就是被測信號(hào)的頻率。被測頻率信號(hào)取自實(shí)驗(yàn)箱晶體振蕩器輸出信號(hào)，加到主控門的輸入端。再取晶體振蕩器的另一標(biāo)準(zhǔn)頻率信號(hào)，經(jīng)分頻后產(chǎn)生各種時(shí)基脈沖：1ms，10ms，0.1s，1s等，時(shí)基信號(hào)的選擇可以控制，即量程可以改變。時(shí)基信號(hào)經(jīng)控制電路產(chǎn)生閘門信號(hào)至主控門，只有在閘門信號(hào)采樣期間內(nèi)(時(shí)基信號(hào)的一個(gè)周期)，輸入信號(hào)才通過主控門。f=N/T，改變時(shí)基信號(hào)的周期T，即可得到不同的測頻范圍。當(dāng)主控門關(guān)閉時(shí)，計(jì)數(shù)器停止計(jì)數(shù)，顯示器顯示記錄結(jié)果，此時(shí)控制電路輸出一個(gè)置零信號(hào)，將計(jì)數(shù)器和所有觸發(fā)器復(fù)位，為新的一次采樣做好準(zhǔn)備。改變量程時(shí)，小數(shù)點(diǎn)能自動(dòng)移位。工作內(nèi)容及時(shí)間進(jìn)度安排一、預(yù)設(shè)計(jì)階段(第17周星期一）:包括教師授課、方案論證、設(shè)計(jì)計(jì)算和完成預(yù)設(shè)計(jì)（1天）。二、安裝調(diào)試階段（第17周星期一至第18周星期三）:包括檢查程序、調(diào)試和檢測,完成任務(wù)（7天）。三、總結(jié)報(bào)告階段（第18周星期四至第18周星期五）:包括總結(jié)設(shè)計(jì)工作,寫出設(shè)計(jì)說明書和最后的考核（2天）。課程設(shè)計(jì)成果一、課程設(shè)計(jì)作品檢查錯(cuò)誤、調(diào)節(jié)程序。出現(xiàn)仿真的結(jié)果和仿真的圖像。二、課程設(shè)計(jì)總結(jié)報(bào)告（1）嚴(yán)格遵守課程設(shè)計(jì)報(bào)告格式要求。做到內(nèi)容完整正確、格式規(guī)范。（2）課程設(shè)計(jì)報(bào)告正文部分內(nèi)容應(yīng)包括：a.設(shè)計(jì)題目；b.主要指標(biāo)和要求；c.系統(tǒng)工作原理；d.單元模塊的程序設(shè)計(jì)及仿真；e.收獲、體會(huì)和改進(jìn)設(shè)計(jì)的建議。出勤及紀(jì)律1.課程設(shè)計(jì)時(shí)間：上午8：00－11：30，下午2：00－5：302.學(xué)生應(yīng)嚴(yán)格遵守紀(jì)律，不遲到、不早退、不無故缺課。3.學(xué)生在課程設(shè)計(jì)期間，注意自身及他人安全，愛護(hù)實(shí)驗(yàn)室財(cái)產(chǎn)，違者按相關(guān)文件追查責(zé)任。4.課程設(shè)計(jì)報(bào)告獨(dú)立完成，不得以任何形式抄襲他人資料或成果（包括但不限于同學(xué)的資料或網(wǎng)上資料）。一經(jīng)發(fā)現(xiàn)該科目計(jì)0分。摘要（四號(hào)黑體）在電子工程，資源勘探，儀器儀表等相關(guān)應(yīng)用中，頻率計(jì)是工程技術(shù)人員必不可少的測量工具。頻率測量也是電子測量技術(shù)中最基本最常見的測量之一。不少物理量的測量，如轉(zhuǎn)速、振動(dòng)頻率等的測量都涉及到或可以轉(zhuǎn)化為頻率的測量。目前，市場上有各種多功能、高精度、高頻率的數(shù)字頻率計(jì)，但價(jià)格不菲。為適應(yīng)實(shí)際工作的需要，本文在簡述頻率測量的基本原理和方法的基礎(chǔ)上，提供一種基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)過程，本方案不但切實(shí)可行，而且具有成本低廉、小巧輕便、便于攜帶等特點(diǎn)。關(guān)鍵詞：VGA；FPGA：VHDL；OuartusII（小四、宋體、20磅行距）關(guān)鍵詞（小四、黑體）：脈寬；脈沖；數(shù)顯；電容（小四、宋體） 目錄（四號(hào)、黑體）（小四、宋體）目錄TOC\o"1-2"\h\z\u一、概述 7二、系統(tǒng)設(shè)計(jì) 71、系統(tǒng)的工作原理 72、VGA顯示原理 73、按鍵模塊控制VGA顯示模式 8三、程序設(shè)計(jì) 91.程序流程圖 92、源程序及其說明 103.試驗(yàn)現(xiàn)象 12四、仿真結(jié)果 13五、芯片圖、總原理圖及引腳圖（四 13六、結(jié)論與心得 15七、參考文獻(xiàn) 16一、概述（四號(hào)、宋體、加粗）數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL語言。將使整個(gè)系統(tǒng)大大簡化。提高整體的性能和可靠性。

本文用VHDL在CPLD器件上實(shí)現(xiàn)一種8b數(shù)字頻率計(jì)測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號(hào)的頻率，能夠測量方波。具有體積小、可靠性高、功耗低的特點(diǎn)。

二、系統(tǒng)設(shè)計(jì)（四號(hào)、宋體、加粗）1、數(shù)字頻率計(jì)的基本設(shè)計(jì)原理該程序通過元件例化實(shí)現(xiàn)，共分成五個(gè)部分程序，分別為分頻程序、位選程序、時(shí)鐘程序、計(jì)數(shù)程序、BCD轉(zhuǎn)換程序（該模塊為模式0自帶）。通過五個(gè)模塊相互配合實(shí)現(xiàn)簡易數(shù)字頻率計(jì)的功能。本次EDA課程設(shè)計(jì)題目為簡易數(shù)字頻率計(jì)設(shè)計(jì)，實(shí)現(xiàn)對(duì)于0999999Hz的方波信號(hào)進(jìn)行測量。該頻率計(jì)包括4個(gè)不同的檔位，記憶功能，并具有總體的復(fù)位功能。需要利用VHDL（硬件描述語言）通過QuartusII編程軟件進(jìn)行程序的編寫和調(diào)試、仿真。并將程序下載到硬件上進(jìn)行實(shí)際觀測。2、系統(tǒng)原理轉(zhuǎn)換圖頻率測量的基本原理是計(jì)算每秒鐘內(nèi)待測信號(hào)的脈沖個(gè)數(shù)。這就要求TESRCTL能產(chǎn)生一個(gè)1s脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器CNT10的ENA使能端進(jìn)行同步控制。當(dāng)TETEN高電平時(shí)允許計(jì)數(shù)，并保持其所計(jì)的數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前1s的計(jì)數(shù)值鎖存進(jìn)鎖存器REG中，并由外部的8段譯碼器譯出并穩(wěn)定顯示。輸出信號(hào)鎖存器測頻計(jì)數(shù)模塊輸出信號(hào)鎖存器測頻計(jì)數(shù)模塊測頻控制信號(hào)發(fā)生模塊被測頻率信號(hào)閘門信號(hào)鎖存信號(hào)時(shí)鐘信號(hào)控制信號(hào)清零信號(hào)譯碼電路（自帶）圖1-2測頻法數(shù)字頻率計(jì)框圖三、程序設(shè)計(jì)本系統(tǒng)主要分為5個(gè)單元模塊，它們分別是：十進(jìn)制計(jì)數(shù)器模塊、分頻器模塊、測頻控制信號(hào)發(fā)生器模塊、32位鎖存器模塊、7段譯碼器模塊（自帶）。各單元模塊功能及相關(guān)電路的具體說明如下。1、計(jì)數(shù)器模塊CNT10為十進(jìn)制計(jì)數(shù)器。有一時(shí)鐘使能輸入端ENA，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)。當(dāng)ENA為高電平，有時(shí)鐘脈沖時(shí)開始計(jì)數(shù)，計(jì)數(shù)十次進(jìn)位。波形仿真圖如下圖所示：圖3-1.1計(jì)數(shù)器仿真圖圖3-1.2計(jì)數(shù)器外部端口2、分頻器模塊此模塊由四個(gè)模塊組成，有一個(gè)四選一模塊和10分頻，100分頻和1000分頻模塊，在運(yùn)行中一個(gè)四選一模塊通過外部按鍵選擇不同的頻率，按鍵的不同組合對(duì)應(yīng)不同的頻率，“00”對(duì)應(yīng)對(duì)應(yīng)的是原頻率，“01”對(duì)應(yīng)的是10分頻，“10”對(duì)應(yīng)的是100分頻，“11”對(duì)應(yīng)的是1000分頻。選擇不同的頻率來控制頻率計(jì)的量程。仿真波形如下圖所示：圖3-2.1四選一仿真波形圖圖3-2.2四選一模塊外部端口圖圖3-2.3十分頻仿真波形圖圖3-2.4十分頻外部端口圖圖3-2.5100分頻波形圖圖3-2.61000分頻波形圖3、測頻控制信號(hào)發(fā)生器模塊TESTCTL為鎖存器。TESTCTL的計(jì)數(shù)使能信號(hào)TSTEN能產(chǎn)生一個(gè)1s寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器CNT10的ENA使能端進(jìn)行同步控制：當(dāng)TSTEN高電平時(shí)允許計(jì)數(shù)、低電平時(shí)停止計(jì)數(shù)。仿真波形如下圖所示：圖3-3鎖存器的仿真波形圖4、32位鎖存器模塊REG32B為鎖存器。在信號(hào)Load的上升沿時(shí)，立即對(duì)模塊的輸入口的數(shù)據(jù)鎖存到REG32B的內(nèi)部，并由REG32B的輸出端輸出，然后，七段譯碼器可以譯碼輸出。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存器的外部端口圖：

圖3-4鎖存器的外部端口圖5、7段譯碼器模塊該模塊在試驗(yàn)箱上選擇模式0時(shí)，會(huì)自動(dòng)譯碼，并在數(shù)碼管上顯示。四、總原理圖圖4-1總原理圖七、結(jié)論及心得本次EDA課程設(shè)計(jì)題目為數(shù)字頻率計(jì)設(shè)計(jì)，實(shí)現(xiàn)對(duì)于0～999999Hz頻率范圍的方波頻率進(jìn)行測量，并在數(shù)碼管上顯示。該頻率計(jì)包括四個(gè)檔位，具有記憶功能，擁有一個(gè)整體的復(fù)位控制。此次課設(shè)需要用硬件描述語言（VHDL）編寫程序，并在QuartusII軟件平臺(tái)上進(jìn)行程序的編譯和仿真，鎖定引腳并下載到可編程邏輯器件（試驗(yàn)箱）中，進(jìn)行硬件的測試。此次EDA課程設(shè)計(jì)歷時(shí)兩周時(shí)間，兩人一組合作進(jìn)行數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì)。程序的編寫我們采用元件例化的形式，經(jīng)過思考和相互間的分析討論，將整個(gè)系統(tǒng)劃分五個(gè)功能模塊，彼此配合進(jìn)行五個(gè)功能模塊設(shè)計(jì)和程序的編寫。其間，我們亦遇到許多問題，最后都和隊(duì)友在老師的建議下攻克下了。經(jīng)歷兩周時(shí)間的不懈努力和隊(duì)友之間愈加默契的配合，我們終于完成預(yù)定的目的，完成整個(gè)數(shù)字頻率計(jì)的設(shè)計(jì)。雖然其中遇到很多困難，很多問題，但在我們兩人相互支持和鼓勵(lì)想下，都能夠得以順利的找到解決辦法或者改進(jìn)的方法，并在合作中相互提高，彼此進(jìn)步，在困難在中體會(huì)到合作的樂趣。EDA技術(shù)對(duì)于我們電子信息工程專業(yè)的學(xué)生來說是一本很重要的專業(yè)技術(shù)課程，EDA技術(shù)極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度，是一門實(shí)際應(yīng)用很廣泛的技術(shù)，所以，EDA課程的學(xué)習(xí)對(duì)于我們自身素質(zhì)和能力的提高有十分重要的積極作用，應(yīng)該很認(rèn)真的學(xué)習(xí)。七、參考文獻(xiàn)VGA標(biāo)準(zhǔn)釋義FPGA的VGA控制原理（薛楓、喬磊）Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程夏宇聞編著北京航空航天大學(xué)出版社2019年7月附錄I--cnt10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTINTEGERRANGE0TO15;CARRY_OUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREpinOFCNT10ISSIGNALCQI:INTEGERRANGE0TO15;BEGINPROCESS(CLK,CLR,ENA)BEGINIFCLR='1'THENCQI<=0;ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI<9THENCQI<=CQI+1;ELSECQI<=0;ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CQI)BEGINIFCQI=9THENCARRY_OUT<='1';ELSECARRY_OUT<='0';ENDIF;ENDPROCESS;CQ<=CQI;ENDpin;--FREQTEST.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFREQTESTISPORT(P1:OUTSTD_LOGIC_VECTOR(7DOWNTO0);P3:OUTSTD_LOGIC_VECTOR(6DOWNTO2);CLK:INSTD_LOGIC;FSIN:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDFREQTEST;ARCHITECTUREstrucOFFREQTESTISCOMPONENTTESTCTLPORT(CLK:INSTD_LOGIC;TSTEN:OUTSTD_LOGIC;CLR_CNT:OUTSTD_LOGIC;LOAD:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTCNT10PORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTREG32BPORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDCOMPONENT;SIGNALTSTEN1:STD_LOGIC;SIGNALCLR_CNT1:STD_LOGIC;SIGNALLOAD1:STD_LOGIC;SIGNALDTO1:STD_LOGIC_VECTOR(31DOWNTO0);SIGNALCARRY_OUT1:STD_LOGIC_VECTOR(6DOWNTO0);BEGINP1<="11100110";P3<="11111";U1:TESTCTLPORTMAP(CLK=>CLK,TSTEN=>TSTEN1,CLR_CNT=>CLR_CNT1,LOAD=>LOAD1);U2:REG32BPORTMAP(load=>load1,DIN=>DTO1,DOUT=>DOUT);U3:CNT10PORTMAP(CLK=>FSIN,CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(3DOWNTO0),CARRY_OUT=>CARRY_OUT1(0));U4:CNT10PORTMAP(CLK=>CARRY_OUT1(0),CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(7DOWNTO4),CARRY_OUT=>CARRY_OUT1(1));U5:CNT10PORTMAP(CLK=>CARRY_OUT1(1),CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(11DOWNTO8),CARRY_OUT=>CARRY_OUT1(2));U6:CNT10PORTMAP(CLK=>CARRY_OUT1(2),CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(15DOWNTO12),CARRY_OUT=>CARRY_OUT1(3));U7:CNT10PORTMAP(CLK=>CARRY_OUT1(3),CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(19DOWNTO16),CARRY_OUT=>CARRY_OUT1(4));U8:CNT10PORTMAP(CLK=>CARRY_OUT1(4),CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(23DOWNTO20),CARRY_OUT=>CARRY_OUT1(5));U9:CNT10PORTMAP(CLK=>CARRY_OUT1(5),CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(27DOWNTO24),CARRY_OUT=>CARRY_OUT1(6));U10:CNT10PORTMAP(CLK=>CARRY_OUT1(6),CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(31DOWNTO28));ENDstruc;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmax4_1ISPORT(a,b,c,d,s1,s2:INSTD_LOGIC;y0:OUTSTD_LOGIC;y1:OUTSTD_LOGIC;y2:OUTSTD_LOGIC;y3:OUTSTD_LOGIC);ENDENTITYmax4_1;ARCHITECTUREhf1OFmax4_1ISSIGNALss:STD_LOGIC_VECTOR(0TO1);BEGINss<=s2&s1;PROCESS(ss)BEGINCASEssISWHEN"00"=>y0<=a;y1<='Z';y2<='Z';y3<='Z';WHEN"01"=>y1<=b;y0<='Z';y2<='Z';y3<='Z';WHEN"10"=>y2<=c;y1<='Z';y0<='Z';y3<='Z';WHEN"11"=>y3<=d;y1<='Z';y2<='Z';y0<='Z';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREhf1;--REG32B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.all;ENTITYREG32BISPORT(load:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDREG32B;ARCHITECTUREpinOFREG32BISBEGINprocess(load,DIN)BEGINIFload'EVENTANDload='1'THENDOUT<=DIN;ENDIF;ENDPROCESS;ENDpin;--TESTCTL.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLISPORT(CLK:INSTD_LOGIC;TSTEN:OUTSTD_LOGIC;CLR_CNT:OUTSTD_LOGIC;LOAD:OUTSTD_LOGIC);ENDTESTCTL;ARCHITECTUREpinOFTESTCTLISSIGNALDiv2CLK:STD_LOGIC;BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENDiv2CLK<=NOTDiv2CLK;ENDIF;ENDPROCESS;PROCESS(CLK,Div2CLK)BEGINIFCLK='0'ANDDiv2CLK='0'THENCLR_CNT<='1';ELSECLR_CNT<='0';ENDIF;ENDPROCESS;load<=NOTDiv2CLK;TSTEN<=Div2CLK;ENDpin;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTYFPISPORT(CLK_IN:INSTD_LOGIC;CLK_OUT:OUTSTD_LOGIC);ENDENTITYTYFP;ARCHITECTUREARTOFTYFPISSIGNALDATA:INTEGERRANGE0TO1000;SIGNALQ:STD_LOGIC;BEGINPROCESS(CLK_IN)ISBEGINIFRISING_EDGE(CLK_IN)THENIF(DATA=0)THENDATA<=0;Q<=NOTQ;ELSEDATA<=DATA;ENDIF;ENDIF;CLK_OUT<=Q;ENDPROCESS;ENDARCHITECTUREART;--TYFP10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTYFP10ISPORT(CLK_IN:INSTD_LOGIC;CLK_OUT:OUTSTD_LOGIC);ENDENTITYTYFP10;ARCHITECTUREARTOFTYFP10ISSIGNALDATA:INTEGERRANGE0TO1000;SIGNALQ:STD_LOGIC;BEGINPROCESS(CLK_IN)ISBEGINIFRISING_EDGE(CLK_IN)THENIF(DATA=4)THENDATA<=0;Q<=NOTQ;ELSEDATA<=DATA+1;END