《EDA技術(shù)及應(yīng)用》考試大綱課程類(lèi)型：專(zhuān)業(yè)基礎(chǔ)課課程總課時(shí)：72課時(shí)考試對(duì)象：合用于本科各專(zhuān)業(yè)學(xué)生考試方式：筆試本課程的性質(zhì)和任務(wù)：本課程是電類(lèi)專(zhuān)業(yè)的專(zhuān)業(yè)基礎(chǔ)課，規(guī)定學(xué)生通過(guò)本課程的學(xué)習(xí)和試驗(yàn)，初步掌握常用EDA工具的使用措施、FPGA的開(kāi)發(fā)技術(shù)以及VHDL語(yǔ)言的編程措施。能比較純熟地使用QuartusII等常用EDA軟件對(duì)FPGA和CPLD作某些簡(jiǎn)樸電路系統(tǒng)的設(shè)計(jì)，同步能很好地使用VerilogHDL語(yǔ)言設(shè)計(jì)簡(jiǎn)樸的邏輯電路和邏輯系統(tǒng)，學(xué)會(huì)行為仿真、時(shí)序仿真和硬件測(cè)試技術(shù)，為現(xiàn)代EDA工程技術(shù)的深入學(xué)習(xí)，ASIC器件設(shè)計(jì)以及超大規(guī)模集成電路設(shè)計(jì)奠定基礎(chǔ)。二、考試基本規(guī)定1.理解和掌握本課程基本知識(shí)、理論；

2.理解和掌握EDA數(shù)字系統(tǒng)設(shè)計(jì)的基本流程。3.運(yùn)用本課程有關(guān)verilogHDL編程基礎(chǔ)有關(guān)知識(shí)點(diǎn)設(shè)計(jì)某些小型數(shù)字系統(tǒng)。三、考核方式及分值筆試（120分鐘，滿分100分）重要包括：1、客觀型試題：（40分）單項(xiàng)選擇題20分填空題20分2、主觀型試題（60分）簡(jiǎn)答題20分程序設(shè)計(jì)題30分考核知識(shí)點(diǎn)及考核規(guī)定緒論

考核知識(shí)點(diǎn)

（一）EDA技術(shù)的涵義及發(fā)展歷程

（二）EDA技術(shù)的重要內(nèi)容（三）EDA工程的設(shè)計(jì)流程（四）數(shù)字系統(tǒng)的設(shè)計(jì)流程

考核規(guī)定（一）EDA技術(shù)的涵義及發(fā)展歷程1.識(shí)記：EDA技術(shù)的涵義。

2.領(lǐng)會(huì)：EDA技術(shù)的發(fā)展歷程。

（二）EDA技術(shù)的重要內(nèi)容1.識(shí)記：可編程邏輯器件定義、硬件描述語(yǔ)言HDL。

2.領(lǐng)會(huì)：EDA技術(shù)的重要內(nèi)容（三）EDA工程的設(shè)計(jì)流程1.識(shí)記：FPGA/CPLD工程設(shè)計(jì)流程。2.領(lǐng)會(huì)：（1）源程序的編輯和編譯；（2）邏輯綜合和優(yōu)化；（3）目的器件的布線、適配；（4）目的器件的編程/下載；（5）硬件仿真/硬件測(cè)試。（四）數(shù)字系統(tǒng)的設(shè)計(jì)流程1.識(shí)記：數(shù)字系統(tǒng)的設(shè)計(jì)措施。2.領(lǐng)會(huì)：數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則。3.應(yīng)用：數(shù)字系統(tǒng)的設(shè)計(jì)環(huán)節(jié)。第二章大規(guī)?？删幊踢壿嬈骷己酥R(shí)點(diǎn)（一）可編程邏輯器件概述

（二）FPGA主流設(shè)計(jì)技術(shù)和FPGA標(biāo)識(shí)的含義

（三）Lattice企業(yè)的CPLD和FPGA器件（四）Altera企業(yè)的CPLD和FPGA器件（五）Xilinx企業(yè)的CPLD和FPGA器件（六）CPLD與FPGA的開(kāi)發(fā)應(yīng)用選擇考核規(guī)定可編程邏輯器件概述1.識(shí)記：PLD的分類(lèi)措施2.領(lǐng)會(huì)：（1）PLD的發(fā)展歷程；（2）常用CPLD和FPGA標(biāo)識(shí)含義。

（二）FPGA主流設(shè)計(jì)技術(shù)和發(fā)展趨勢(shì)1.識(shí)記：FPGA主流設(shè)計(jì)技術(shù)包括（SRAM編程技術(shù)、Flash/E^2PROM編程技術(shù)、反熔絲編程技術(shù)）2.領(lǐng)會(huì)：FPGA未來(lái)發(fā)展趨勢(shì)

（三）Lattice企業(yè)的CPLD和FPGA器件1.識(shí)記：（1）ispMACH系列CPLD構(gòu)造；（2）EC/ECP系列FPGA構(gòu)造。（四）Altera企業(yè)的CPLD和FPGA器件1.識(shí)記：（1）MAX系列CPLD構(gòu)造；（2）Cylone3系列FPGA構(gòu)造；（3）Stratix系列FPGA構(gòu)造。（五）Xilinx企業(yè)的CPLD和FPGA器件1.識(shí)記：（1）XC9500系列CPLD構(gòu)造；（2）Virtex2系列FPGA構(gòu)造；（六）CPLD與FPGA的開(kāi)發(fā)應(yīng)用選擇1.識(shí)記:FPGA的配置流程。2.領(lǐng)會(huì)：（1）CPLD和FPGA的下載接口；（2）CPLD器件的編程電路；（3）FPGA器件的配置電路。

第三章VerilogHDL編程基礎(chǔ)

考核知識(shí)點(diǎn)

（一）VerilogHDL簡(jiǎn)介

（二）VerilogHDL程序概述

（三）VerilogHDL語(yǔ)言要素

（四）構(gòu)造描述語(yǔ)句

（五）數(shù)據(jù)流描述語(yǔ)句（六）行為描述語(yǔ)句（七）函數(shù)與任務(wù)（八）基本邏輯電路（九）狀態(tài)機(jī)的VerilogHDL設(shè)計(jì)考核規(guī)定

（一）VerilogHDL簡(jiǎn)介1.識(shí)記:常用硬件描述語(yǔ)言對(duì)比。2.領(lǐng)會(huì):VerilogHDL的重要長(zhǎng)處

（二）VerilogHDL程序概述1.識(shí)記:（1）VerilogHDL程序的基本構(gòu)造；（2）VerilogHDL程序的描述風(fēng)格。

（三）VerilogHDL語(yǔ)言要素1.識(shí)記：（1）VerilogHDL文字規(guī)則；（2）VerilogHDL數(shù)據(jù)類(lèi)型；（3）VerilogHDL操作符；（4）編譯偽指令。

（四）構(gòu)造描述語(yǔ)句1.識(shí)記：（1）元件實(shí)例化語(yǔ)句；（2）門(mén)級(jí)構(gòu)造描述。2.應(yīng)用：EDA系統(tǒng)進(jìn)行構(gòu)造描述。

（五）數(shù)據(jù)流描述語(yǔ)句1.識(shí)記：（1）隱式持續(xù)賦值語(yǔ)句；（2）顯示持續(xù)賦值語(yǔ)句。2.應(yīng)用：（1）持續(xù)賦值的體現(xiàn)式；（2）持續(xù)賦值的應(yīng)用實(shí)例。（六）行為描述語(yǔ)句1.識(shí)記：（1）過(guò)程性構(gòu)造；（2）過(guò)程賦值語(yǔ)句；（3）塊語(yǔ)句；（4）選擇語(yǔ)句；（5）循環(huán)語(yǔ)句；（6）wait語(yǔ)句2.應(yīng)用：（1）過(guò)程性構(gòu)造；（2）過(guò)程賦值語(yǔ)句；（3）塊語(yǔ)句；（4）選擇語(yǔ)句；（5）循環(huán)語(yǔ)句；（6）wait語(yǔ)句（七）函數(shù)與任務(wù)1.識(shí)記：（1）函數(shù)；（2）任務(wù)。2.應(yīng)用：（1）函數(shù)調(diào)用函數(shù)；（2）函數(shù)調(diào)用函數(shù)及任務(wù)；（3）系統(tǒng)函數(shù)與任務(wù)；（八）基本邏輯電路1.應(yīng)用：(1)組合邏輯電路設(shè)計(jì)；（2）時(shí)序邏輯電路設(shè)計(jì)；（3）存儲(chǔ)器電路設(shè)計(jì)。（九）狀態(tài)機(jī)的VerilogHDL設(shè)計(jì)1.1.識(shí)記：（1）狀態(tài)機(jī)的基本構(gòu)造；（2）狀態(tài)機(jī)的編碼方案。2.應(yīng)用：（1）一般狀態(tài)機(jī)的VerilogHDL設(shè)計(jì)；（2）摩爾狀態(tài)機(jī)的VerilogHDL設(shè)計(jì)；（3）米粒狀態(tài)機(jī)的VerilogHDL設(shè)計(jì)；

第四章 常用EDA工具軟件操作指南考核知識(shí)點(diǎn)

（一）常用EDA工具軟件安裝指南

（二）常用EDA工具軟件操作用例

（三）AlteraQuartus2操作指南

（四）XilinxISEDesignSuite操作指南

（五）SynplicitySynplifyPro操作指南（六）MentorGraphicsModelSim操作指南

考核規(guī)定

（一）常用EDA工具軟件安裝指南1.領(lǐng)會(huì)：常用EDA工具軟件安裝一般環(huán)節(jié)

（二）常用EDA工具軟件操作用例1.領(lǐng)會(huì)：使用常用EDA工具軟件進(jìn)行EDA系統(tǒng)設(shè)計(jì)

（三）AlteraQuartus2操作指南1.領(lǐng)會(huì)：（1）使用AlteraQuartus2進(jìn)行文獻(xiàn)工程的建立；（2）工程編譯及分析（3）

工程仿真及分析（5）編程下載及驗(yàn)證環(huán)節(jié)。（四）XilinxISEDesignSuite操作指南1.領(lǐng)會(huì)：XilinxISEDesignSuite進(jìn)行EDA系統(tǒng)設(shè)計(jì)操作環(huán)節(jié)。

（五）SynplicitySynplifyPro操作指南1.領(lǐng)會(huì)：SynplicitySynplifyPro進(jìn)行EDA系統(tǒng)設(shè)計(jì)操作環(huán)節(jié)。（六）MentorGraphicsModelSim操作指南1.領(lǐng)會(huì)：MentorGraphicsModelSim進(jìn)行EDA系統(tǒng)設(shè)計(jì)操作環(huán)節(jié)。第五章 EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)考核知識(shí)點(diǎn)

（一）通用EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)概述

（二）GW48系列EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)的使用

考核規(guī)定

（一）通用EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)概述

1.識(shí)記:（1）EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)的基本構(gòu)成；（2）EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)的工作原理。

2.應(yīng)用：EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)的使用措施。

（二）GW48系列EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)的使用

1.識(shí)記：（1）GW48系統(tǒng)EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)重要性能及特點(diǎn)；（2）GW48試驗(yàn)電路構(gòu)造圖；2.應(yīng)用：GW48系列EDA試驗(yàn)開(kāi)發(fā)系統(tǒng)的使用措施。第六章 VerilogHDL設(shè)計(jì)應(yīng)用實(shí)例考核知識(shí)點(diǎn)與考核規(guī)定

（一）8位加法器的設(shè)計(jì)1.領(lǐng)會(huì)：加法器的工作原理

2.應(yīng)用：使用VerilogHDL編程語(yǔ)言設(shè)計(jì)8位加法器。（二）8位乘法器的設(shè)計(jì)1.領(lǐng)會(huì)：乘法器的工作原理。

2.應(yīng)用：使用VerilogHDL編程語(yǔ)言設(shè)計(jì)8位乘法器。（三）8位除法器的設(shè)計(jì)1.領(lǐng)會(huì)：除法器的工作原理。

2.應(yīng)用：使用VerilogHDL編程語(yǔ)言設(shè)計(jì)8位除法器。（四）可調(diào)信號(hào)發(fā)生器的設(shè)計(jì)1.領(lǐng)會(huì)：除法器的工作原理。（五）PWM信號(hào)發(fā)生器的設(shè)計(jì)1.領(lǐng)會(huì)：除法器的工作原理。（六）數(shù)字秒表的設(shè)計(jì)1.領(lǐng)會(huì)：數(shù)字秒表的工作原理。（七）交通燈信號(hào)控制器的設(shè)計(jì)1.領(lǐng)會(huì)：交通燈信號(hào)控制器的工作原理。（八）CORDIC算法的應(yīng)用設(shè)計(jì)1.領(lǐng)會(huì)：CORDIC算法的工作原理。（九）鬧鐘系統(tǒng)的設(shè)計(jì)1.領(lǐng)會(huì)：鬧鐘系統(tǒng)的工作原理。五、有關(guān)闡明與實(shí)行規(guī)定一、考核目的的能力層次表述：識(shí)記：能懂得記憶有關(guān)名詞、概念的意義，并能對(duì)的認(rèn)識(shí)和體現(xiàn)。掌握：在識(shí)記的基礎(chǔ)上能把握基本概念和原理，能認(rèn)識(shí)到有關(guān)概念和原理的區(qū)別與聯(lián)絡(luò)。應(yīng)用：在掌握的基礎(chǔ)上能用學(xué)過(guò)的知識(shí)點(diǎn)綜合分析和處理一般性的問(wèn)題。二、教材《EDA技術(shù)及應(yīng)用》（修訂版）本書(shū)編寫(xiě)組西安電子科技大學(xué)出版社三、有關(guān)命題考試的若干規(guī)定：1.本課程的命題考試，應(yīng)根據(jù)本大綱所規(guī)定的考核知識(shí)點(diǎn)和基本規(guī)定來(lái)確定考試范圍和考核規(guī)定，不要任意擴(kuò)大或縮小考試范圍，提高或減少考核規(guī)定。考試命題要覆蓋到各章，并合適突出重點(diǎn)章節(jié)，體現(xiàn)本課程的內(nèi)容重點(diǎn)。2.本課程在試題中對(duì)不一樣能力層次規(guī)定的分?jǐn)?shù)大體比例見(jiàn)《試卷命題雙向細(xì)目表》。3.試題要合理安排難度構(gòu)造。試題難易度可分為：易、較易、較難、難四個(gè)等級(jí)。每份試卷中，不一樣難易度試題的分?jǐn)?shù)比例一般為：易占20%；較易占30%；較難占30%；難占20%。必須注意，試題的難易度與能力層次不是一種概念，在各能力層次中都會(huì)存在不一樣難度的問(wèn)題，切勿混淆。4.本課程考試