“系統(tǒng)集成電路設計”VerilogHDL（學校內部教材，切勿外傳上海大學 實驗一基于ISE軟件實驗平臺的源代碼輸入設計方 一、實驗目 二、實驗原 三、實驗步 四、實驗報 實驗二基于ISE軟件實驗平臺的原理圖輸入設計方 一、實驗目 二、實驗的硬件要求（這部分與實驗三銜接，本實驗中暫不具體考慮 三、實驗內容（這部分與實驗三銜接，本實驗中暫不具體考慮 四、實驗原 五、實驗步 六、實驗報 實驗三邏輯設計與VIRTEX-IIPROFPGA的配 一、實驗目 二、實驗的硬件要 三、實驗內 四、實驗源程 六、實驗報 實驗四基于CHIPSCOPE的觸發(fā)器功能模擬實 一、實驗目 二、實驗原 三、實驗步 四、實驗報 實驗五掃描顯示電路的驅 一、實驗目 二、實驗內 三、實驗原 四、實驗步 五、實驗報 實驗六60秒計數(shù)器的設 一、實驗目 二、實驗原 三、實驗步 四、實驗報 實驗七數(shù)字鐘的設 一、設計要求（數(shù)字鐘的功能 二、實驗目 三、實驗原 四、實驗內 五、實驗步 六、考核要 實驗八字符發(fā)生器的設 一、實驗目 二、實驗原 三、實驗步 四、實驗報 VIRTEX-IIPRO(V2-PRO)開發(fā)系統(tǒng)介 一、VIRTEX-IIPRO(V2-PRO)系統(tǒng)開發(fā) 二、實驗配 三、實驗軟件XILINXISE10.1簡 四、可能涉及的管腳定 五、ISE設計流 六、英文縮略語及部分原 實驗一實驗一ISE實驗一ISE（XinlinxISE10.1基于波形測試法的仿真3-8ISE軟件實驗平臺實現(xiàn)邏輯電路*modulethree_eight(a,b,c,d0,d1,d2,d3,d4,d5,d6,d7);inputa,b,c;outputd0,d1,d2,d3,d4,d5,d6,d7; always@(aorborc)case({a,b,c})*方法二 three_eight(datain,dataout); [2:0]datain; [7:0] [7:0]dataout;always@(datain)case3'b000:dataout=8'b00000001;3'b001:dataout=8'b00000010;3'b010:dataout=8'b00000100;3'b011:dataout=8'b00001000;3'b100:dataout=8'b00010000;3'b101:dataout=8'b00100000;3'b110:dataout=8'b01000000;3'b111:dataout軟件啟動：打 xilinxISE10.1軟件（如圖1.1所示圖 進入xilinxISE10.1界在projectlocation中點擊把工程放到目標目錄選擇工程源文件為HDL類型（1.2所示。2ISE10.1圖 進入xilinxISE10.1界為-7（此標定數(shù)越大，速度越快XST（VHDL/Verilog）ISESimulator(VHDL/Verilog)（1.3所示。圖 1.4所示。下一頁用于添加已有代碼（1.5所示，如果沒有源代碼圖 圖 圖 3、VerilogHDLNewSource（如1.7所示，彈出對話框（1.8所示。圖 圖 VerilogModuleFilenamethree_eight（1.8所示NextFinish結束（1.10所示。圖 圖 3-8譯碼器（本實驗應用第二種方法）Verilog語言寫入源文件編輯區(qū)（1.11所示，并保存。注意界面右下側的窗口選擇欄。圖 xilinxISE10.1主界4XilinxXST目標和要求（約束條件）NGC、NCRLOG文件。⑴點擊工程管理區(qū)的工程文件three_eight.v，打開過程管理區(qū)中的Symthesize-XSTCheckSyntax（檢查語法Verilog代碼中的語法錯誤，若無錯誤，輸出信息顯示區(qū)顯示Success（如圖1.12圖 ViewSynthesisReport（1.13所示。本步驟工作也可以通過直接雙擊“Synthesize-XST”來完圖 圖 （查看元件級結構圖，查看綜合結構是否按照設計意圖來實現(xiàn)電路（1.14所示5⑴在工程管理區(qū)右上角的下拉菜單中選擇Behavioral1.15所示

圖 NewSource（1.16所示圖 TestBenchWaveformdecoder（1.17所圖 Next（1.18所示圖 選擇添加到three_eight工⑸Finish（1.19所示圖 ClockInformation區(qū)域定義為“Combination”1.20設置時鐘圖 ⑺Finish完成設置，出現(xiàn)下圖波形（1.21所示圖 datain的觸發(fā)波形（點擊綠色部分可設置波形，實現(xiàn)對譯碼器輸入波形的模擬（1.22所示decoder.tbw文件。圖 ⑼在工程管理區(qū)選擇decoder(decoder.tbw)，如圖1.23所示。在過程管理區(qū)Processes窗“XilinxISESimulator”SimulateBehavioralModel（仿真行為模式1.24所示。圖 選擇.tbw型文件 ⑽觀察輸出波形（1.25所示圖 3-8譯碼器的仿真結果實驗二實驗二ISE實驗二ISE（XinlinxISE10.1原理圖輸入ISEISE4輸出：LED8421BCD10A=1最高優(yōu)先級B=1次高優(yōu)先級C=1⑴原理圖（2.1所示圖 moduleabout(a,b,c,d,out1);inputa,b,c,d;outputout1;wirea,b,c,d;regout1;always@(aorborcord)⑴原理圖（2.2所示圖 *moduleswitch(a,b,c,d,out1);inputa,b,c,d;outputout1;regout1;always@(aorborcord)10*moduleswitch(a,b,c,d,out1);inputa,b,c,d;outputout1;regout1;always@(aorborcord)line⑴原理圖（2.3所示圖 line優(yōu)先級電路原理moduleline( a,b,c,a_out,b_out,c_out);inputa;inputb;inputc;outputa_out;outputb_out;outputc_out; always@(aorborc)elseif(b==1'b1)elseif(c==1'b1)ISE10.1整體設計流程參見附錄（五、ISE設計流程⑴點擊 Project打開工程文件test⑵原理圖輸入法（以四舍五入電路為例在工程管理區(qū)單擊右鍵新建源文件（2.4所示圖 在彈出的新建源列表中選擇Next進入（2.5所示

原理圖在文件名稱中填入圖 SymbolsLogicSymbols中選擇相應器件（2.6所示圖 將選擇好的元器件拖至右側界面上（2.7所示圖 點擊工具欄的添加連接線（2.8所示圖 連接電路圖（2.9所示圖 I/O端口（2.10所示圖 增加I/O端點擊各個連接線添加端口（2.11所示圖 增加I/O端雙擊端口進行端口屬性設置（2.12所示圖 設置I/O端設置完畢后的電路原理圖之后（2.13所示）圖 XST（2.14所示圖 XST設⑷進行波形仿真，驗證正確性（步驟如實驗一testVerilogabout（詳細步驟見實驗一XST進行綜合（詳細步驟見實驗一ProcessesDesignUtilitiesCreateSchematic（建立原理圖標號）選項，建立原理圖標號（2.15所示圖 Schematic（如2.16所示。圖 ⑸在工程管理區(qū)選中Symbols窗，在Categories子窗中選擇本實驗項目（<D:ISE.Design.Suite.v10.1/test>，在Symbolsabout（2.17所示圖 圖添加端口的方法添加相應端口（2.18所示。圖 實驗三邏輯設計與Virtex-II實驗三邏輯設計與Virtex-IIProFPGA實驗三Virtex-IIProFPGA（XinlinxISE10.1配置ISEVirtex-IIProFPGAVirtex-IIPro輸入：按鍵開關（常高）44位。輸出：LED燈（四位。USB9.2中（14）8421BCD10A=1最高優(yōu)先級B=1次高優(yōu)先級C=1注意：LED效果：A，B，CLEDA=1時，最高優(yōu)先級，B，CAA=0，B=1時，B為次高優(yōu)先CA=0，B=0，C=1C燈滅。moduleabout(a,b,c,d,out);inputa,b,c,d;outputout;wirea,b,c,d; always@(aorborcord)*moduleswitch(a,b,c,d,out);inputa,b,c,d;outputout;regout;always@(aorborcord)10*moduleswitch(a,b,c,d,out);inputa,b,c,d;outputout;regout;always@(aorborcord)3.moduleline( a,b,c,a_out,b_out,c_out);inputa;inputb;inputc;outputa_out;outputb_out;output always@(aorborc)elseif(b==1'b1)elseif(c==1'b1)(以排隊優(yōu)先級程序為例注意：*windowsXPXilinx*windows2000XilinxB。ISE10.1A（五、ISE設計流程）點擊 Project打開工程文件line（3.1所示圖 將“排隊優(yōu)先級程序”Verilog代碼寫入源文件編輯區(qū)(3.2所示)3.

圖 3.3圖所示

圖 Veriloga、b、ca_out、b_out、c_outFPGA芯片管腳上（Implement來實現(xiàn)FPGA管腳對應板c_outLEDLED上觀察輸出，直觀的驗提供，本實驗課程已將一些實驗中涉及到的管腳位置（UCF文件）ISE10.1中，包含管腳和區(qū)域約束編輯器（PACEPinoutandAreaConstraintsEditor，利用PACEUserConstraintsFloorplanIO-Pre-SynthesisUCF文件，調出PACE完成管腳分配（3.4所示。圖 YesUCF文件（3.5所示圖 添加UCF文PACE，并選中右側的“PackageView”窗口，其可分為設計預覽區(qū)、設計對象列表區(qū)、芯片管腳封裝視圖區(qū)（3.6所示圖 FPGAVirtex2P廠商所提供的管腳位置定義（UCF文件）填LOC項，然后保存（3.7所示。圖 line(line.v)UCF文件（3.8所示圖 生成UCF文ISE的實現(xiàn)3個步驟：翻譯(Translate)邏輯網(wǎng)表、映射（Map）到（Place&Route點擊工程管理區(qū)的工程文件line(line.v)，雙擊過程管理區(qū)中的ImplementDesignline代碼的翻譯、映射與布線(3.9所示)。圖 儲器中導入配置比特流（.bit文件，上電時數(shù)據(jù)自動加載到FPGA中。SelectMAP(JTAG)XilinxParallelIV或MultiLINX電纜將比特流下載到FPGA。PROM，這種方式最為廣泛。JTAG.bitiMPACTFPGA芯片中。FPGAiMPACT進行格式轉化。燈亮9.2（20）所示。FPGA（line.bit（3.10所示。圖 ConfigureTargetDeviceManageConfigurationProject，進入iMPACT（3.11所示。圖 Boundary-Scan(JTAG)AutomaticallyconnecttoacableandidentifyBoundary-Scanchain（3.12所示。3.12JTAGPROMXcf32P、FLASHXCCACEFPGA芯片，F(xiàn)PGA（3.15所示Open圖 PROM器件Xcf32P選擇圖 FLASH器件XCCACE選擇圖 FPGA芯片xcⅡvp30選擇line.bit文line.bit（3.16所示Ok圖 FPGA芯片xcⅡvp30選擇line.bit文⑹接下來彈出芯片設定菜單，左邊的下拉菜單中選擇Device3(FPGA,xc2vp30)Ok（3.17所示。圖 FPGA芯片xcⅡvp30設置對話JTAG鏈路（3.18所示圖 xc2vp30Program進行下載（3.19所圖 選擇Program進行下下載過程會顯示進度條（3.20所示（3.21所示圖 圖 LEDLEDLEDLED3LED實驗四實驗四基于ChipScope實驗四ChipScope(XinlinxISE ChipScope的應用DXinlinxISE10.1ChipScopeDChipScope中的波形，對時鐘邊沿moduledff(clk,din,dout,reset);input[3:0]din;inputclk,reset;output[3:0]dout;reg[3:0]dout;always@(posedgeclkornegedgereset)注意：*windowsXPXilinx*windows2000XilinxB點擊 Project打開工程文件testNewSourceDffVerilog輸入代碼編輯區(qū)（4.1所示圖 XST（4.2所示圖 完成后按照實驗三的方法對代碼進行管腳約束（4.3所示圖 FloorplanIO-Pre-Synthesis（4.3所示Yes（如4.4所示。圖 選擇建立UCF文LEDUCF文件，在設計目標區(qū)添入相應管腳約束（4.5所示，保存。圖 填寫UCF文⑶設置完成后在工程管理區(qū)出現(xiàn).ucf文件，設置成功（4.6所示圖 生成UCF文ChipScopeChipScopeXILINX推出的一款在線調試軟件，價格便宜，通過它完全可件、數(shù)據(jù)寬度和深度等的設置也非常方便。ChipScope本身是一個邏輯分析儀，它的原理是，在綜合完的網(wǎng)表里插入用于采集數(shù)據(jù)的core（包括ILA和ICONcoreinserter更為快捷，基本上就是選擇要觀察的信號以及觸發(fā)源、時鐘core會將ICONJTAG電纜完成計算機和芯片的15ILA、IBA/OPB、IBA/PLB、VIOATC2核。ILA核：ILA核提供觸發(fā)和跟蹤功能，根據(jù)用戶設置的觸發(fā)條件捕獲數(shù)據(jù)，然后在ICON的控制下，通過邊界掃描口將數(shù)據(jù)上傳到PC上，最后在ChipscopeAnalyzerILA核和被監(jiān)控設計是同步的，因此設計中的所有時鐘約束會被添加到相應的ILA核中。ILA包括下面3RAMILA⑴ChipScope，在工程管理區(qū)單擊右鍵新建源程序，在彈出的對話框中選FileNext（4.7所示。圖 建立新ChipScope文NextFinishChipScope的創(chuàng)建（如4.8所示。圖 完成建立ChipScope文⑶ChipScopeProCoreInserter（核插入器ProCoreInserter（核插入器。核插入器不僅能產生常用的核（IBA/OPB、HDL代碼中例化，在很多場合下替代了核生成器的功能。圖 完成建立.cdc文ChipScopeProCoreInserter界面（4.10所示圖 NextICON核配置界面（4.11所示圖 ICON核配NextILA核設置界面，設置參數(shù)（4.12所示觸發(fā)參數(shù)設置（4.12所示圖 ILA核配捕獲參數(shù)設置（4.13所示圖 ILA核捕獲參數(shù)配由于目前為建立核端口和設計線網(wǎng)信號的連接，所以“NetConnections”中的所有信號都為紅色顯示。點擊“ModifyConnection”，會彈出“SelectNet”配置界面網(wǎng)表連接（4.14所示。圖 ModifyConnectionsSelectNet4.15所示。在此界面NetSelectionsClockSignals，MakeConnectins選項，選中時鐘信號，完成時鐘連接。4.15NetSelectionsTrigger/DataSignals，然后在相應頁面選中ILACH:0、CH1:、CH:2、CH:3；再在左側信號線網(wǎng)列表中依次找出期望觀測的信號，每選中一次信號單擊右下角的“Make沒有紅色）Ok（4.16所示。圖 ReturntoProjectNavigator，彈出對話框后點“是（Y）”（如4.17所示。圖 （4.18所示

dff.v圖 GenerateProgrammingFile，創(chuàng)建.bit文件（4.19所示ChipScope

4.19AnalyzeDesignUsingChipscopeChipScope（4.20所示圖 調用ChipScope軟ChipScope界面（4.21所示圖 ChipScope軟件界⑶連接燒錄線，打開實驗板，點擊圖標，彈出對話框（如圖4.22所示圖 ChipScope設備屬OkNewProjectDEV:MyDevice(XC2VP30)，點Configure（4.23所示。圖 ChipScope設備配SelectNewFile（4.23所示圖 選擇.bit文選擇對應實驗目錄中的.bitOk（4.24所示圖 選擇.bit文FileImport項（4.25所示圖 SelectNewFileCDC文件（4.26，4.27所示圖 導入CDC文4.27Ok（4.28所示圖 確定導入cdc文NewProjectWaveform和TriggerSetp

4.29示圖 Waveform4（4.30所示圖 TriggerSetup（1001則應將相應的拔碼1001才可觸發(fā)（4.31所示）圖 ⒀單擊，觀察波形（如圖4.32所示圖 LED（并附相應的實驗波形實驗五實驗五實驗五8位八段數(shù)碼管顯示模塊的工作原理，設計標準掃描驅動電路模8421BCDFPGA產生字形編碼電路和掃描驅動電路，0～F5.174L161，它的作用是不斷的完成加法計數(shù)。moduledeled(bcd_code,a,b,c,d,e,f,g);input[3:0]bcd_code;output always@(bcd_code)參照實驗一3-8譯碼器的實驗步驟和實驗四D觸發(fā)器的實驗步驟（ChipScope）（與實驗四相同實驗六實驗六60實驗六60（層次化模塊連接160modulesec(clk,reset,setmin,q,cnmin);inputclk;inputreset;inputsetmin;output[7:0]q;outputcnmin;reg[7:0]q; always@(posedgeclkornegedgereset)assigncnmin=setmin?clk:cnmin2;?秒產生（100MHz時鐘）moduleone_hz(clk_100M,reset,clk_out);inputreset;inputclk_100M;outputclk_out;regclk_out;regalways@(posedgeclk_100Mornegedgereset)注意：windows2000系統(tǒng)，需要按照實驗三的方法安裝實驗開發(fā)版的點擊 Project新建工程文件count項目，新建Verilog源文件（60進制）one_hz（分頻器（6.1所示圖 top（top.sch文件。圖 secDesignUtilitiesCreateSchematicSymbol（模塊圖形化符號生成（6.3所示。one_hz圖 top.schSetasTopModuletop（6.4所示圖 將top設為頂層文topSymbolsone_hz、sec，分別將其6.5、6.6所示圖 圖 所示，此時系統(tǒng)可能會報錯（一個引腳沒用到的緣故）圖 對top進行進行管腳分配（6.8所示ChipScope

圖 ChipScopeChipScopeDefinitionandConnectionFile，建立top1（6.9所示ChipScope詳見實驗四。圖 建立調用ChipScope文⑵top文件之下（6.10所示圖 建立在top之top1.cdc文件，調出核生成器（6.11所示圖 首先設置觸發(fā)參數(shù)（6.12所示圖 設置捕獲參數(shù)（6.13所示圖 對網(wǎng)線進行連接（6.14，6.15所示圖 圖 ReturntoprojectNavigator（6.16所示圖 對工程進行實現(xiàn)（6.17所示6.17GenerateProgrammingDevice，生成程序文件（6.18所示圖 ChipScope（6.19所示6.19打開實驗板開關，進行燒錄（參照實驗四FPGA進行配置（所示圖 ⑵導入.bit文件（6.21所示圖 選擇.bit文⑶選擇輸出，添加至新總線（6.22所示圖 導入.cdc文⑷單擊，觀察波形⑸檢查仿真波形（6.23所示圖 實驗七實驗七實驗七（綜合實驗24ISEFPGA芯片上集成了如下電路模塊：時鐘計數(shù)：秒——60BCD碼計數(shù)；分——60BCD碼計數(shù)；時——24BCDFPGA100MHz10Hz10MHz。根據(jù)數(shù)字鐘電路持點，用層次設計概念（7.1所示）將此設計任⑴moduleone_hz(clk_100M,reset,ck,clk_out);inputreset;inputclk_100M;inputck;outputclk_out;regclk_out;regregalways@(posedgeclk_100Mornegedgereset)⑵modulesecond(clk,reset,setmin,q,cnmin);inputclk;inputreset;inputsetmin;output[7:0]q;outputreg[7:0]q; always@(posedgeclkornegedgereset)assigncnmin=setmin?clk:cnmin2;⑶moduleminute(clk,clk2,reset,sethour,q,cnhour);inputclk;inputclk2;inputreset;inputsethour;output[7:0]q;outputcnhour; reg[7:0]q; always@(posedgeclkornegedgereset)assigncnhour=sethour?clk2:cnhour1;⑷modulehour(clk,reset,daout);inputreset,clk;output[7:0]daout;reg[7:0]daout;always@(posedgeclkornegedgereset)daout<=0;elseif(daoutdaout[3:0]<=0;if(daout[7:4]==1'd2)daout[7:4]<=0;daout[7:4]<=daoutif(daoutdaout[7:0]<=0;daout[3:0]<=daout圖 注意：windows2000系統(tǒng)，需要按照實驗三的方法安裝實驗開發(fā)版的verilogone_hz（7.2所示Next。圖 建立one_hz源程,

7.3所示Finish（7.4所示圖 圖 將“分頻”Verilog代碼寫入源文件編輯區(qū)(7.5所示)圖 Verilog源文件（7.6所示圖 ⑸按照步驟⑴至⑶將secondsecond源文件（7.7所示圖 添加second源文minute、hour源程序，所得工程管理區(qū)源文件列7.8所示。

圖 ⑴在工程管理區(qū)點擊右鍵新建源文件（7.9所示）,top（7.10所示Finish完成建立（7.11所示圖 圖 圖 完成原理圖文件top的建⑵top.sch原理圖文件（7.12所示圖 工程管理區(qū)的top原理圖文Symbol（7.14所示7.15所示的成功hour原理圖的提示。圖 選中hour文圖 建立hour代碼的原理圖 成功生成hour原理圖 將top文件設置為頂層文點右鍵將其設置為頂層文件（7.16所示SymbolsCategoriesSymbolshour、minute、one_hz、second的原理圖標示（7.17所示。圖 hourESC鍵，可將鼠標恢（7.18所示。圖 ⑹點擊工具欄中的，按照原理圖7.1所示添加元件之間的I/O單元，保存（7.20所示。圖 圖 添加I/O單I/O單元，彈出對話框（7.21所示Name一欄中修改名稱，按此方法為每個單元命名，命名之后便完成原理圖的設置，保存（7.22圖 圖 sourcetop（7.23所示圖 ⑵7.24所示。圖 XST（7.25所示）WARNING:FF/Latch<q_7>(withoutinitvalue)hasaconstantvalueof0inblock<second>.ThisFF/Latchwillbetrimmedduringtheoptimizationprocess.q[7:0]最高圖 XSTXST完成圖標7.26所示。圖 ⑴NewSource建立新源top1（7.28所示Next，彈出對話框選擇相關源文7.30所示。圖 圖 圖 選擇top作為相關文圖 FinishSingleClockclk，圖 ⑶彈出波形測試仿真界面（7.32所示7.33圖 圖 SourcesforBehavioralSimulation（如7.34所示top1文行仿真（7.37所示。圖 圖 圖 圖 ⑸點擊工具欄中的重新仿真將運行特定時間設置為，點擊運行特定10um時間。首先點開one_hz10分頻setminsethourq0q7.39所示（minutesecond共用同一時鐘圖 圖 7.40所示Yes（7.41所示。圖 結束仿 圖 結束top1的仿進行用戶約束（建立軟件與開發(fā)系統(tǒng)的映射⑴打開過程管理區(qū)的UserConstraints下拉菜單，雙擊Floorplan7.43Yes（7.44圖 圖 確認添加UCF文圖 ⑵UCF文件填入設計目標列表中（如7.45所示ck0，reset1，setmin對應LED2。圖 添加UCF文Ok定義總線分隔符（7.46所示ChipScope

圖 保存UCF文NewSource建立新源文件（7.47所示ChipScopeDefinitionandConnectionFile選項，在文件FinishChipScope的建立（7.50所示。圖 圖 建立ChipScope源文圖 添加到top文件圖 完成ChipScope的建top2.cdc文件（7.51所示，雙擊這個文件，ChipScope（7.52所示。圖 自動添加的cdc文圖 調用ChipScope軟NextICONNext（7.53所示核的設置（7.54所示圖 ICON的設ILANumberofInputTriggerPorts（輸入用改動（7.54所示NextDataDepth2048（7.55所示Next，進入網(wǎng)線連接。圖 ILA觸發(fā)參數(shù)的設圖 ILA捕獲參數(shù)的設MakeConnection完成連接（7.57所示，NetSelectionClockSignals會顯示已經(jīng)連接的網(wǎng)線（7.58所示。圖 網(wǎng)線CLOCKPORT的設圖 圖 觸發(fā)/NetSelections選項列表中的Trigger/DataSignals名稱中依次選擇XLXI_2/q<0>、XLXI_3/q<0>、XLXI_4/dataout<0>三個信（7.59所示（XLXI_27.51second，XLXI_3minute，XLXI_47.51hour，要注意對應關系圖 ReturntoProjectNavigator完成網(wǎng)線連接（7.60所示。彈出菜單選Yes保存（7.61所示。圖 圖 ImplementDesign對工程進行實現(xiàn)（7.62所示。此時遇到警告可以忽視（UCF未填滿的緣故。圖 GenerateProgrammingFile生成.bit文件（7.63所示圖 AnalyzeDesignUsingChipscopeChipScope（7.64所示。彈ChipScope7.65所示。圖 ChipScope⑴此時連接實驗開發(fā)版的電源線和USB燒錄線將開發(fā)版電源打開點擊，ChipScopeOk確定（如7.66所示NewProject（如7.67所示。圖 ChipScope軟件界圖 ChipScope器件選擇界圖 ChipScope器件列DEV:2MyDevice2(XC2VP30)Configure選項（所示圖 設置XC2VP30器SelectNewFile（7.69所示texttop.bit文件（7.70所示NewProject菜單中Unit0:MyILA0(ILA)（7.71所示）圖 圖 文件所在路徑里選擇top.bit文圖 添加.bit文件成撥到下方Off，點擊工具欄中的進行在線分析（如圖7.73所圖 圖 LEDLED01/10LED1亮，LED2亮。ChipScopeLED閃爍的正確性實驗八實驗八實驗八（綜合實驗E2PROM16×16LEDFPGA1383232×8bit286425616×16點陣字形。存貯方式16×16的點陣，使其掃描顯示輸出。圖 addr1moduleaddress_1(hzsel,reset,AD[9:5]);inputhzsel;inputoutput[4:0] always@(posedge hzselornegedgereset)if(AD[9:5]>23)23elsemoduleaddr_sel(ckdsp,reset,AD[4:1]);inputckdsp;inputreset;outputAD[4:1];always@(posedgeckdspornegedgereset)modulesequ(clk,reset,dataout,d0,ron,hout,lout);inputclk;inputinput[7:0]dataout;outputd0;outputron; always@ Virtex-IIPRO(V2-Pro)開發(fā)系統(tǒng)介一、Virtex-IIPRO(V2-Pro)Virtex-IIPRO(V2-Pro)系統(tǒng)開發(fā)板（9.1所示）xilinx公司生產，是圖 Virtex-IIPRO(V2-Pro)系統(tǒng)開發(fā)Virtex－2ProXC2VP30FPGA（30816個邏輯部件，136182448KbRAM，2PowerPCFF8967DDRSDRAMDIMM2GbytesRAMSystemACEControllerCFSMA⑸IO⑹XSGA10/100⑽RS-232PS/2⒀USB2USB燒錄線（9.1所示）FLASH⒃⒄按鍵、拔碼開關、LED⒆USB(9.2所示圖 變壓器、電源線、USB燒錄線（從左至右XilinxISE10.1XilinxISEXILINXFPGAFPGABIT文件、配XilinxISEDesignSuite10.1版設計套件（9.3所示，從FPGA設計師所面臨的嚴峻挑戰(zhàn)，并且第一次提供了一個統(tǒng)一了邏輯、DSP以及嵌入式應用設計人員需要的解決方案。ISEDesignSuite10.1為設計的HDLPCB設計集成的全部設計流程。

圖 ISEDesignSuite10.1軟件界面（Sources，（Files（Libraries視圖比較常用，顯示了源代碼的層次關系；文件頁面是10.1新添加的，列出了該功