印制電路板設(shè)計(jì)規(guī)范一一基本規(guī)定

目次

目次錯(cuò)誤!未定義書簽。

前言錯(cuò)誤!未定義書簽。

1范圍錯(cuò)誤!未定義書簽。

2規(guī)范性引用文獻(xiàn)錯(cuò)誤!未定義書簽。

3術(shù)語(yǔ)和定義錯(cuò)誤!未定義書簽。

3.1同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SynchronousDynamicRandomAccessMemory)錯(cuò)誤！

未定義書簽。

3.2雙倍速率SDRAM(DoubleDataRateSDRAM)錯(cuò)誤!未定義書簽。

3.3四倍數(shù)據(jù)流SDRAM數(shù)uad-DataRateSDRAM)錯(cuò)誤!未定義書簽。

3.4迅速隨機(jī)訪問(wèn)存儲(chǔ)器(fastcyclerandomaccessmemory)錯(cuò)誤！未定義書

簽。

3.5RUMBUSDRAM錯(cuò)誤!未定義書簽。

3.6抖動(dòng)(Jitter)錯(cuò)誤!未定義書簽。

3.7容性耦合(Capacitivecoupling)錯(cuò)誤!未定義書簽。

3.8感性耦合(Inductivecoupling)錯(cuò)誤!未定義書簽。

3.9串?dāng)_(Crosstalk)錯(cuò)誤!未定義書簽。

3.10偏斜(Skew)錯(cuò)誤!未定義書簽。

3.11建立時(shí)間(setuptime)錯(cuò)誤!未定義書簽。

3.12保持時(shí)間(holdtime)錯(cuò)誤!未定義書簽。

3.13傳播延遲(Propagationdelay)錯(cuò)誤!未定義書簽。

3.14飛行時(shí)間(Flighttime)錯(cuò)誤!未定義書簽。

3.15模擬信號(hào)(Analogsignal)錯(cuò)誤!未定義書簽。

3.16數(shù)字信號(hào)(Digitalsignal)錯(cuò)誤!未定義書簽。

3.17爬電距離(CreepageDistance):錯(cuò)誤!未定義書簽。

3.18電氣間隙(Clearance)錯(cuò)誤!未定義書簽。

4PCB約束規(guī)則錯(cuò)誤!未定義書簽。

4.1物理約束規(guī)則錯(cuò)誤!未定義書簽。

間距錯(cuò)誤!未定義書簽。

線寬錯(cuò)誤!未定義書簽。

過(guò)孔大小錯(cuò)誤!未定義書簽。

特殊區(qū)域規(guī)則錯(cuò)誤!未定義書簽。

4.2電氣約束規(guī)則錯(cuò)誤!未定義書簽。

5電平和接口錯(cuò)誤!未定義書簽。

5.1LVTTL錯(cuò)誤!未定義書簽。

5.2LVCMOS錯(cuò)誤!未定義書簽。

5.3GTL/GTL+錯(cuò)誤!未定義書簽。

GTL特性錯(cuò)誤!未定義書簽。

GTL+特性錯(cuò)誤!未定義書簽。

互連拓?fù)溴e(cuò)誤!未定義書簽。

5.4SSTL錯(cuò)誤!未定義書簽。

特性錯(cuò)誤!未定義書簽。

兼容電平（端接方式）錯(cuò)誤!未定義書簽。

5.5HSTL錯(cuò)誤!未定義書簽。

特性錯(cuò)誤!未定義書簽。

兼容電平（端接方式）錯(cuò)誤!未定義書簽。

5.6LVDS錯(cuò)誤!未定義書簽。

LVDS參數(shù)錯(cuò)誤!未定義書簽。

LVDSConfigurations錯(cuò)誤!未定義書簽。

PCB走線規(guī)定錯(cuò)誤!未定義書簽。

端接錯(cuò)誤!未定義書簽。

BLVDS錯(cuò)誤!未定義書簽。

MLVDS錯(cuò)誤!未定義書簽。

5.7PECL錯(cuò)誤!未定義書簽。

LVPECL參數(shù)錯(cuò)誤!未定義書簽。

PECL之間的接口錯(cuò)誤!未定義書簽。

PCB走線規(guī)定錯(cuò)誤!未定義書簽。

5.8C.MI錯(cuò)誤!未定義書簽。

CML參數(shù)錯(cuò)誤!未定義書簽。

CML之間的接口錯(cuò)誤!未定義書簽。

PCB走線規(guī)定錯(cuò)誤!未定義書簽。

5.9LVDS、PECL和CML日勺接口錯(cuò)誤!未定義書簽。

LVPECL與LVDS的接口錯(cuò)誤!未定義書簽。

布局布線規(guī)定錯(cuò)誤!未定義書簽。

6存儲(chǔ)器電路錯(cuò)誤!未定義書簽。

6.1SDRAM錯(cuò)誤!未定義書簽。

SDRAU引腳闡明及構(gòu)造框圖錯(cuò)誤!未定義書簽。

SDRAU的時(shí)序分析及計(jì)算錯(cuò)誤!未定義書簽。

端接錯(cuò)誤!未定義書簽。

SDRA.M的PCB布線規(guī)定錯(cuò)誤!未定義書簽。

6.2DDR錯(cuò)誤!未定義書簽。

DDRSDRAM引腳闡明及構(gòu)造框圖錯(cuò)誤!未定義書簽。

DDR日勺時(shí)序分析及計(jì)算錯(cuò)誤!未定義書簽。

端接錯(cuò)誤!未定義書簽。

DDR口勺布線規(guī)定錯(cuò)誤!未定義書簽。

6.3QDRSDRAM錯(cuò)誤!未定義書簽。

QDRSDRAM引腳闡明及構(gòu)造框圖錯(cuò)誤!未定義書簽。

QDR存儲(chǔ)器的時(shí)序分析及計(jì)算錯(cuò)誤!未定義書簽。

端接錯(cuò)誤!未定義書簽。

QDR存儲(chǔ)器的布局布線規(guī)定錯(cuò)誤!未定義書簽。

6.4FCRAM錯(cuò)誤!未定義書簽。

FCRAU引腳闡明及構(gòu)造框圖錯(cuò)誤!未定義書簽。

FCRAM時(shí)序分析及計(jì)算錯(cuò)誤!未定義書簽。

FCRAM端接時(shí)選擇錯(cuò)誤!未定義書簽。

FCRAU布局布線規(guī)定錯(cuò)誤!未定義書簽。

6.5RAMBUSDRAM錯(cuò)誤!未定義書簽。

RAMBUSDRAM引腳闡明及構(gòu)造框圖錯(cuò)誤!未定義書簽。

RDRAU的時(shí)序規(guī)定錯(cuò)誤!未定義書簽。

RDRAM向布局布線規(guī)定錯(cuò)誤!未定義書簽。

7時(shí)鐘電路錯(cuò)誤!未定義書簽。

7.1時(shí)鐘電路的基本原理錯(cuò)誤!未定義書簽。

晶體(crystal)和晶振(oscillator)錯(cuò)誤!未定義書簽。

時(shí)鐘驅(qū)動(dòng)器錯(cuò)誤!未定義書簽。

時(shí)鐘鎖相環(huán)錯(cuò)誤!未定義書簽。

時(shí)鐘信號(hào)的端接錯(cuò)誤!未定義書簽。

7.2時(shí)鐘電路的布局錯(cuò)誤!未定義書簽。

7.3時(shí)鐘電路時(shí)布線錯(cuò)誤!未定義書簽。

8模擬和數(shù)?；旌想娐峰e(cuò)誤!未定義書簽。

8.1通用數(shù)?；旌想娐凡季植季€規(guī)定錯(cuò)誤!未定義書簽。

8.2DAC轉(zhuǎn)換器錯(cuò)誤!未定義書簽。

DAC轉(zhuǎn)換器原理錯(cuò)誤!未定義書簽。

PCB設(shè)計(jì)錯(cuò)誤!未定義書簽。

8.3ADC轉(zhuǎn)換器原理錯(cuò)誤!未定義書簽。

ADC轉(zhuǎn)換器原理錯(cuò)誤!未定義書簽。

PCB設(shè)計(jì)錯(cuò)誤!未定義書簽。

8.4音頻電路錯(cuò)誤!未定義書簽。

時(shí)鐘信號(hào)錯(cuò)誤!未定義書簽。

電源供電電路（地、電源平面的分割）錯(cuò)誤!未定義書簽。

按鍵開關(guān)噪聲錯(cuò)誤!未定義書簽。

電磁干擾錯(cuò)誤!未定義書簽。

8.5視頻電路錯(cuò)誤!未定義書簽。

時(shí)鐘電路錯(cuò)誤!未定義書簽。

電源供電電路（地/電源平面的I分割）錯(cuò)誤!未定義書簽。

其他布線規(guī)定錯(cuò)誤!未定義書簽。

9常用電源電路布局布線錯(cuò)誤!未定義書簽。

9.1線性穩(wěn)壓電源（LDO）錯(cuò)誤!未定義書簽。

性能指標(biāo)錯(cuò)誤!未定義書簽。

電路原理方框圖錯(cuò)誤!未定義書簽。

外圍電路布局規(guī)定錯(cuò)誤!未定義書簽。

外圍電路布線規(guī)定錯(cuò)誤!未定義書簽。

經(jīng)典電路分析錯(cuò)誤!未定義書簽。

9.2開關(guān)電源錯(cuò)誤!未定義書簽。

性能指標(biāo)錯(cuò)誤!未定義書簽。

電路原理方框圖錯(cuò)誤!未定義書簽。

外圍電珞布局規(guī)定錯(cuò)誤!未定義書簽。

外圍電珞布線規(guī)定錯(cuò)誤!未定義書簽。

經(jīng)典電珞分析錯(cuò)誤!未定義書簽。

9.3通訊電源模塊錯(cuò)誤!未定義書簽。

性能指標(biāo)錯(cuò)誤!未定義書簽。

電路原理圖錯(cuò)誤!未定義書簽。

外圍電珞布局規(guī)定錯(cuò)誤!未定義書簽。

外圍電路布線規(guī)定錯(cuò)誤!未定義書簽。

經(jīng)典電路分析錯(cuò)誤!未定義書簽。

10以太網(wǎng)錯(cuò)誤!未定義書簽。

10.1兼容性接口概念簡(jiǎn)介錯(cuò)誤!未定義書簽。

10.2100BASE-T型lOOUb/s基帶網(wǎng)絡(luò)簡(jiǎn)介錯(cuò)誤!未定義書簽。

10.3MII錯(cuò)誤!未定義書簽。

Mil接口的特點(diǎn)錯(cuò)誤!未定義書簽。

SMII錯(cuò)誤!未定義書簽。

SSMII錯(cuò)誤!未定義書簽。

11光模塊電路錯(cuò)誤!未定義書簽。

11.1器件選型和PCB板材錯(cuò)誤!未定義書簽。

11.2器件布局錯(cuò)誤!未定義書簽。

11.3PCB布線錯(cuò)誤!未定義書簽。

12接口電路錯(cuò)誤!未定義書簽。

12.1E1接口錯(cuò)誤!未定義書簽。

電珞布局、布線和接地錯(cuò)誤!未定義書簽。

12.2口錯(cuò)誤!未定義書簽。

網(wǎng)絡(luò)終端口勺口錯(cuò)誤!未定義書簽。

公務(wù)接口錯(cuò)誤!未定義書簽。

12.3網(wǎng)口錯(cuò)誤!未定義書簽。

電珞錯(cuò)誤!未定義書簽。

電珞布局、布線錯(cuò)誤!未定義書簽。

電源和地層日勺連接錯(cuò)誤!未定義書簽。

13附錄錯(cuò)誤!未定義書簽。

13.1走線口勺載流能力..錯(cuò)誤!未定義書簽

13.2過(guò)孔和電流的關(guān)系錯(cuò)誤!未定義書簽

13.3安全間距錯(cuò)誤!未定義書簽

印制電路板設(shè)計(jì)規(guī)范——基本規(guī)定

1范圍

本原則規(guī)定了PCB設(shè)計(jì)過(guò)程中必須遵守的各項(xiàng)基本規(guī)定。

本原則合用于企業(yè)EDA設(shè)計(jì)。

2規(guī)范性引用文獻(xiàn)

3術(shù)語(yǔ)和定義

下列術(shù)語(yǔ)和定義合用于本原則。

3.1同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SynchronousDynamicRandomAccessMemory)

同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SynchronousDynamicRandom.AccessMemory)口勺簡(jiǎn)稱是SDRAMo,

同步是指時(shí)鐘頻率與CPU前端總線的系統(tǒng)時(shí)鐘頻率相似,并且內(nèi)部的命令U勺發(fā)送數(shù)據(jù)和數(shù)據(jù)

的傳播都以它為準(zhǔn)：動(dòng)態(tài)是指存儲(chǔ)陣列需要不停刷新來(lái)保證數(shù)據(jù)不丟失；隨機(jī)是指數(shù)據(jù)不是

線性一次存儲(chǔ)，而是自由指定地址進(jìn)行數(shù)據(jù)的)讀寫。

3.2雙倍速率SDRAM(DoubleDataRateSDRAM)

雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DoubleDataRateSDRAM)簡(jiǎn)稱DDRSDRAM,DDRSDRAM

在原有的SDRAMFl勺基礎(chǔ)上改善而來(lái)。DDRSDRAM可在一種時(shí)鐘周期內(nèi)傳送兩次數(shù)據(jù)。

3.3四倍數(shù)據(jù)流SDRAM(Quad-DataRateSDRAM)

四倍數(shù)據(jù)流SDRAM(Quad-DataRateSDRAM)簡(jiǎn)稱四RSDRAM,是在DDRSDRAM的基礎(chǔ)

上發(fā)展起來(lái)H勺存儲(chǔ)器。與DDRSDRAM或SDRAM不一樣的是，QDRSDRAM可在一種時(shí)鐘底期內(nèi)

傳送四次數(shù)據(jù)(兩次讀與兩次寫數(shù)據(jù))。

3.4迅速隨機(jī)訪問(wèn)存儲(chǔ)器(fasteyeIerandomaccessmemory)

迅速隨機(jī)訪問(wèn)存儲(chǔ)器(fastcyclerandomaccessmemory)簡(jiǎn)稱FCRAM,發(fā)明性地把DRAM

型器件的密度優(yōu)勢(shì)與高速SRAM相對(duì)應(yīng)的隨機(jī)周期時(shí)間性能結(jié)合在一起。

3.5RUMBUSDRAM

RUMBUSDRAM簡(jiǎn)稱RDRAM,是Rambus企業(yè)開發(fā)的具有系統(tǒng)帶寬的新型DRAM,它能在很

高的頻率范圍內(nèi)通過(guò)一種簡(jiǎn)樸口勺總線傳播數(shù)據(jù)。RDRAM更象是系統(tǒng)級(jí)的設(shè)計(jì)，它包括卜面三

個(gè)關(guān)鍵部分：(1)基于DRAM的Rambus(RDRAM)；(2)RambusASICcells(專用集成電路

單元)；(3)內(nèi)部互連的I電路,稱為RambusChannel(Rambus通道)。

3.6抖動(dòng)(Jitter)

脈沖H勺輸出邊緣與其理想位置的偏差。從產(chǎn)生原因上可分為兩種基本類型；隨機(jī)抖動(dòng)和

非隨機(jī)抖動(dòng)(即確定性抖動(dòng))，總抖動(dòng)為兩者之和。

從體現(xiàn)形式上可分為三種基本類型：

周期差抖動(dòng)(Cycle-cycleJitter)

周期抖動(dòng)(Periodjitter)

長(zhǎng)期抖動(dòng)(Long-termjitter)o

3.7容性耦合(CapacitivecoupIing)

容性耦合，即電場(chǎng)耦今，引起耦合電流，干擾源上的電壓變化在被干擾對(duì)象上引起感應(yīng)

電流而導(dǎo)致電磁干擾。

3.8感性耦合(Inductivecoupling)

感性耦合，即磁場(chǎng)耦合，引起耦合電壓，干擾源上H勺電流變化產(chǎn)生口勺磁場(chǎng)在被干擾對(duì)象

上引起感應(yīng)電壓從而導(dǎo)致的電磁干擾。

3.9串?dāng)_(Crosstalk)

容性耦合信號(hào)和感性隅合信號(hào)統(tǒng)稱為申擾。

3.10偏斜(Skew)

同步發(fā)生的兩個(gè)信號(hào)在抵達(dá)時(shí)間上的差異，包括驅(qū)動(dòng)器件自身的輸出偏斜(內(nèi)部偏斜)

和由電路板線路的布線差異引起的電路板延時(shí)的差異(外部偏斜)。偏斜通過(guò)變化時(shí)鐘邊緣

日勺抵達(dá)來(lái)直接影響系統(tǒng)時(shí)序裕度，系統(tǒng)工作速度越高，偏斜在時(shí)鐘周期占用比例越大，此時(shí)

必需將時(shí)鐘偏斜減小

3.11建立時(shí)間(setuptime)

建立時(shí)間是指在觸發(fā)器日勺時(shí)鐘信號(hào)上升沿到來(lái)此前，數(shù)據(jù)穩(wěn)定不變?nèi)丈讜r(shí)間，假如建立時(shí)

間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器。

3.12保持時(shí)間(holdtime)

保持時(shí)間是指在觸發(fā)器H勺時(shí)鐘信號(hào)上升沿到來(lái)后來(lái)，數(shù)據(jù)穩(wěn)定不變的時(shí)間，假如保持時(shí)

間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

3.13傳播延遲(PropagationdeIay)

信號(hào)在傳播線上傳播］勺延時(shí)稱為傳播延遲。

3.14飛行時(shí)間(Flighttime)

飛行時(shí)間包括了傳播延遲和信號(hào)上升沿變化兩部分。

3.15模擬信號(hào)(Analogsignal)

是時(shí)間持續(xù)、數(shù)值也持續(xù)的物理量，它具有無(wú)窮多的數(shù)值。常為人們所熟知的許多物理

量例如，溫度，壓力，速度，聲音，重量以及位置等均是屬于模擬性質(zhì)的。而對(duì)于周期性模

擬信號(hào)的基本參數(shù)之一是頻率(f),也可用周期(T)來(lái)表達(dá)。兩者之間的關(guān)系是

3.16數(shù)字信號(hào)(Digitalsignal)

是時(shí)間上和數(shù)值上都是離散時(shí)，常用0和1來(lái)表達(dá)(即邏輯0和邏輯1)。能將模擬信

號(hào)轉(zhuǎn)換成數(shù)字信號(hào)歐J電路，稱為模數(shù)轉(zhuǎn)換器(簡(jiǎn)稱A/D轉(zhuǎn)換器AncilogtoDigitalConverter

的縮寫)；反之，而能將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)的電路，一般稱為數(shù)字轉(zhuǎn)換器(簡(jiǎn)稱D/A

轉(zhuǎn)換器DigitaltoAnalogConverter的J縮寫）0

3.17爬電距離（CreepageDistance）:

設(shè)備中兩導(dǎo)體間或一導(dǎo)體與搭接件之間沿著絕緣表面的最短距離。

3.18電氣間隙（Clearance）

設(shè)備中兩導(dǎo)體間或一導(dǎo)體與搭接件之間通過(guò)空氣的最短距離，即兩者B勺視線距離。

4PCB約束規(guī)則

布局布線時(shí)不僅要滿足PCB制造和組裝的工藝規(guī)定（一般所指的物理約束規(guī)則），如最

小線寬、線間距、過(guò)孔大小等，同步還要滿足不一樣網(wǎng)絡(luò)的布線規(guī)定，如電源網(wǎng)絡(luò)規(guī)定有足

夠的線寬以滿足電流的規(guī)定，在BGA區(qū)域有時(shí)則規(guī)定有比較細(xì)的走線和較小的過(guò)孔。此外尚

有包括某些電氣規(guī)定，例如阻抗控制、信號(hào)時(shí)序規(guī)定等（一般所指W、J電氣約束規(guī)則）。物理

約束和電氣約束構(gòu)成了設(shè)計(jì)約束。

對(duì)于簡(jiǎn)樸口勺設(shè)計(jì)，約束規(guī)則可以根據(jù)工藝規(guī)定和網(wǎng)絡(luò)的電氣屬性等做出。對(duì)于復(fù)雜的設(shè)

計(jì)，出于對(duì)信號(hào)完整性和EMC設(shè)計(jì)的考慮，往往需要結(jié)合仿真工具來(lái)獲得約束規(guī)則，并通過(guò)

約束管理器來(lái)進(jìn)行規(guī)則設(shè)置。

4.1物理約束規(guī)則

物理規(guī)則設(shè)置重要從四個(gè)方面著手，間距、線寬、過(guò)孔和特殊區(qū)域規(guī)則。

4.1.1間距

間距指日勺是PCB上兩個(gè)元素之間的距離，這個(gè)距離一般是兩個(gè)元素邊緣距邊緣的距離，

不是中心至中心的距離。一般需要設(shè)置的間距規(guī)則有：焊盤到焊盤間距、線到焊盤間距、線

到過(guò)孔間距、線到線間距等等。目前PCB供應(yīng)商批量板的最小間距可以做到5mil,內(nèi)層甚

至可以做到4mil時(shí)間距。在設(shè)置間距規(guī)則時(shí)，不能將所有口勺間距都設(shè)置到5mil,而是要

參照《印制電路板設(shè)計(jì)規(guī)范一一工藝性規(guī)定》規(guī)定H勺那樣“在組裝密度許可的狀況下，盡量

選用較低密度布線設(shè)計(jì)，以提高無(wú)缺陷和可靠性的制造能力?！辈季€密度一般口勺板將間距設(shè)

置成8mil,超高密度板設(shè)置到5mil,低密度板設(shè)置到lOrnil左右。此外，大面積銅箔（shape）

的間距和測(cè)試點(diǎn)的間距與其他的間距不一樣需要此外再設(shè)置。除了滿足工藝性規(guī)定之外還要

滿足安全性設(shè)計(jì)規(guī)定。

4.1.1.1焊盤、過(guò)孔和線間距

布線密度一般的板將間距設(shè)置成8mil,超高密度板沒置到6mil甚至5mil,低密度板設(shè)

置到lOmil左右。對(duì)于某些時(shí)鐘和模擬信號(hào)等易干擾網(wǎng)絡(luò)則需要將這些信號(hào)按照3W原則進(jìn)

行約束。

4.1.1.2銅箔間距

考慮到表層鋪銅在進(jìn)行手焊H勺時(shí)候輕易和器件焊盤發(fā)生短路，并且銅箔離信號(hào)線過(guò)近也

許給信號(hào)線帶來(lái)串?dāng)_，并影響信號(hào)線H'、J阻抗。因此銅箔的間距設(shè)置需要加大至12niil以上。

對(duì)于內(nèi)層的鋪銅則需要參照《卬制電路板設(shè)計(jì)規(guī)范一一工藝性規(guī)定》，盡量選用較低密度布

線設(shè)計(jì)，以提高無(wú)缺陷和可靠性的制造能力，8mil以上的間距是必需的，可以和外層同樣

采用12nli1間距進(jìn)行設(shè)計(jì),

4.1.1.3測(cè)試點(diǎn)間距

測(cè)試點(diǎn)的間距規(guī)則需要參照規(guī)范《04.100.3印制電路板設(shè)計(jì)規(guī)范——生產(chǎn)可測(cè)性規(guī)定》

日勺內(nèi)容進(jìn)行設(shè)計(jì)。其中，應(yīng)當(dāng)優(yōu)先按照推薦值進(jìn)行約束，當(dāng)推薦值不能滿足規(guī)定日勺時(shí)候，則

局部地方再按照最小值進(jìn)行約束。

4.1.2線寬

線寬的設(shè)置一般要考慮阻抗、過(guò)電流等原因，一般信號(hào)一般設(shè)置成6mil?8加1左右，

對(duì)于終端產(chǎn)品和甚高密度板可以設(shè)置成5mil左右。電源和地信號(hào)時(shí)線寬一般按照下面的估

算措施：外層銅厚loz時(shí)lA/mm線寬，內(nèi)層0.5A/mm線寬，短線電流加倍。不過(guò)，對(duì)于電源

和地信號(hào)的去耦合電容和某些上、下拉電阻來(lái)說(shuō)，電流不是很大，可以將這些線寬設(shè)置成

12mii-15milo詳細(xì)請(qǐng)參照附錄1走線的過(guò)電流能力。

1oz（盎司）=35um=35*10-6m

4.1.3過(guò)孔大小

統(tǒng)一選擇企業(yè)原則庫(kù)中的過(guò)孔,選擇過(guò)孔的時(shí)候需要參照工藝性規(guī)定和PCB供應(yīng)商的生

產(chǎn)能力，一般孔徑板厚比不能不不小于1：10,選用小的過(guò)孔可以減少設(shè)計(jì)日勺工作量，不過(guò)

由于供應(yīng)商日勺工藝能力不高，會(huì)導(dǎo)致PCB缺陷率高，可靠性也會(huì)減少。因此，選擇合適日勺過(guò)

孔很重要，對(duì)于2mm板優(yōu)選企業(yè)庫(kù)中0.25mm孔徑的J過(guò)孔，高密度板則選用或者局部選用

0.2nini孔徑的過(guò)孔，特殊區(qū)域的則可以選擇更小時(shí)過(guò)孔或者使用盲、埋孔。同步在PCB設(shè)計(jì)

中盡量減少過(guò)孔日勺種類，以提高可制造性。

電流較大的網(wǎng)絡(luò)，例如電源模塊的輸入、輸出等信號(hào)需要使用較大的過(guò)孔或者采用多種

過(guò)孔連接，過(guò)孔的承載電流H勺能力按照這個(gè)格式進(jìn)行簡(jiǎn)樸估算：D=W/“，這里，丸可以約

等于3,W為線寬?？梢?，為了承載相似的電流值，過(guò)孔的宜徑至少應(yīng)為線寬的l/3o山于

過(guò)孔的沉銅厚度一般為2C3m,稍不小于0.50Z,因此，應(yīng)選用0.50Z廿勺表層布線載流能力。

以上估算，僅考慮了自然冷卻、通孔的狀況，沒有考慮過(guò)孔的層間傳熱效應(yīng)，對(duì)于其他

較為復(fù)雜的狀況，如官、埋孔等亦沒有考慮，如要精確計(jì)算出確切的溫度場(chǎng)分布圖，需要借

助專'業(yè)的熱場(chǎng)仿真工具。詳細(xì)請(qǐng)參照附錄2孔的過(guò)電流能力。

4.1.4特殊區(qū)域規(guī)則

諸多時(shí)候設(shè)計(jì)中不一樣H勺區(qū)域有不一樣的走線規(guī)定，例如對(duì)于BGA封裝芯片卜方的)走

線，則但愿具有更窄日勺線寬，更小日勺間距以及使用特殊日勺過(guò)孔。對(duì)于這些區(qū)域可以將其定義

為特殊的約束區(qū)域，并設(shè)定特殊H勺布線規(guī)則。

4.2電氣約束規(guī)則

電氣約束集用于制定單個(gè)網(wǎng)絡(luò)電氣行為的規(guī)則，例如時(shí)序規(guī)定，噪聲容限等。一般狀況

下只有在波及到高速走線信號(hào)完整性問(wèn)題時(shí)才進(jìn)行電氣約束設(shè)置。對(duì)于高速走線口勺鑒定，可

以參照下面II勺提議。

對(duì)于數(shù)字電路，當(dāng)驅(qū)動(dòng)器件的上升時(shí)間(tr)與下降時(shí)間(tf)中的較小者不不小于信

號(hào)傳播線延遲時(shí)間T的6倍時(shí)，應(yīng)稱為高速電路.

對(duì)于模擬電路，當(dāng)驅(qū)動(dòng)器件的上升時(shí)間(tr)與下降時(shí)間(tf)中的較小者不不小于信

號(hào)傳播線延遲時(shí)間TI向12倍時(shí)，應(yīng)稱為高速電路。

Tpd為傳播線傳播延遲，單位為ns/長(zhǎng)度(或ps/長(zhǎng)度)。將1/6tr日勺等效傳播線長(zhǎng)度

作為高速數(shù)字電路的鑒別長(zhǎng)度Ld；將1/12tr的等效傳播線長(zhǎng)度作為高速模擬電路的鑒別

長(zhǎng)度La0

假設(shè)不存在負(fù)載的分布電容，以FR4作為介質(zhì)，外層傳播線Tpd取5.82ps/mm,內(nèi)層傳

播線Tpd取7.076ps/mm.卜錯(cuò)誤!未找到引用源。為高速電路的參照界定表。當(dāng)信號(hào)線長(zhǎng)度

不小于錯(cuò)誤!未找到引用源。中對(duì)應(yīng)日勺值時(shí)，界定為高速電路。

表1高速走線的界定參照

1.(ns)數(shù)字電路模擬電路

內(nèi)層L(nun)外層L(nun)內(nèi)層L(nun)外層L(mm)

818822994114.5

5117.5143.158.871.6

370.585.935.343

123.528.611.814.3

0.614.117.278.6

0.255.87.233.6

0.12.42.91.21.4

目前常用H勺電氣約束重要有：傳播延遲、相對(duì)傳播延遲、拓?fù)錁?gòu)造、串?dāng)_規(guī)定、差分對(duì)

日勺相位和間距等等，所有時(shí)這些約束基本上都需要通過(guò)仿真或者參照有關(guān)日勺數(shù)據(jù)手冊(cè)來(lái)獲得

成果，并根據(jù)仿真和有關(guān)的數(shù)據(jù)手冊(cè)來(lái)進(jìn)行約束日勺設(shè)置。

5電平和接口

本節(jié)重要簡(jiǎn)樸描述電平原則、特性和走線的基本規(guī)定。

5.1LVTTL

LVTTL(Low-voltageTransistor-To-TransistorLogic)是由JEDEC在1994年正式制

定的一種單端信號(hào)連接的數(shù)字邏輯原則。LVTTL是一種通用的數(shù)字邏輯原則，應(yīng)用非常廣泛,

被數(shù)字邏輯器件廠商普遍采用。

LVTTL原則分為3.3VLVTTL.2.5VLVTTL和1.8V三種,重要性能參數(shù)如表2所示:

表2LVTTL重要性能參數(shù)

VOL

V<v電平v<“VIHVIL傳播帶寬

3.3VLVTTL2.4V0.4V2.0V0.8V133MHz

2.5VLVTTL2.1V0.4V1.7V0.7V166MHz

1.8VLVTTL1.4V0.4V1.1V0.7V266MHz

5.2LVCMOS

LVCMOSQow-voltageCMOS)是由JEDEC在1997年正式制定的一種電路邏輯原則，LVCMOS

是一種通用U勺數(shù)字邏輯原則，應(yīng)用非常廣泛，被數(shù)字邏輯器件廠商普遍采用。

LVCMOS原則的重要性能參數(shù)下表3所示：

疑問(wèn)：CMOS電平噪聲容限仿佛是：輸出為0.9VCC(H),0.1VCC(I.)

輸入為0.7VCC(H),0.3VCC(L)

表3LVCMOS重要性能參數(shù)

VIL

Vev電平V<?v.<VIH

3.3VLVCMOS2.6V0.4V2.0V0.8V

2.5VLVCMOS1.9V0.4V1.7V0.7V

1.8VLVCMOSVa-0.4V0.4V0.7XV?0.2XVcc

1.5VLVCMOSV<r-0.4V0.4V0.7XL0.2XVre

5.3GTL/GTL+

GTL(GunningTransceiverLogic),射電收發(fā)器邏輯,是降壓擺幅(不不小于IV)、

漏極開路輸出與差動(dòng)輸入的JEDEC原則，是一種高速、高帶寬的總線原則，功耗低。

GTL+(GunningTransceiverLogicPlus),也稱GTLP,增強(qiáng)性射電收發(fā)器邏輯,是

GTL的J派生。GTLP是一種單端低電壓原則，具有開關(guān)速度高和噪聲容限大的長(zhǎng)處。

GTL/GTL+邏輯重要用于飛躍CPU、背板和線路卡之間的連接。

5.3.1GTL特性

GTLDC工作特性如錯(cuò)誤!未找到引用源。所示。

表4GTLDC工作特性

符號(hào)參數(shù)條件最小值經(jīng)典值最大值單位

SymbolParameterConditionMinTypicalMaxInit

VTermination1.141.21.26V

TT

Voltage

VReference(2/3)V-2%0.8(2/3)V+2%V

附nTT

Voltage(0.74)(0.86)

VHigh-LevelV+0.050.83V

1HREF

InputVoltage(0.79)

VLow-Level0.77V-0.05V

1Lmir

InputVoltage(0.81)

VHigh-LevelDependonVandR

?<nn

OutputVoltage

VLow-LevelI=4OmA0.20.4V

?,(IL

OutputVoltage

IHigh-LevelDependonVandR

<?nn

OutputCurrent

ILow-LevelV=0.4V32mA

01.

OutputCurrent

ILow-LevelV0.2V40mA

a.0L=

OutputCurrent

注1：V可以由芯片自身產(chǎn)生或芯片外電路產(chǎn)生，不過(guò)一定要跟隨V電壓II勺變化，V上的電壓波動(dòng)要能

Vil'HTT

同步反應(yīng)到V燈上來(lái)，即兩者嚴(yán)格滿足V附=(2/3)%的比例關(guān)系，以到達(dá)最佳的噪聲容限。

注2：除了％、V］向值要嚴(yán)格滿足表4的規(guī)定外，其他參數(shù)值只是經(jīng)典的工作條件，不是規(guī)范規(guī)定。

5.3.2GTL+特性

GTL+的DC工作特性如錯(cuò)誤!未找到引用源。所示。

表5GTL+DC工作特性

符號(hào)參數(shù)條件最小值經(jīng)典值最大值單位

VTTTerminationVoltage1.351.51.65V

%ReferenceVoltage(2/3)Vn-2%(0.88)1.0(2/3)Vn+2%V

(1.12)

V,HHigh-LevelInputV融+0.10(0.98)1.2V

Voltage

Vn.Low-LevelInput0.8VRff-0.10(1.02)V

Voltage

V1H|High-LevelDependonVnandRn

OutputVoltage

Vnl.Low-LevelOutputIot=32mA0.350.450.6V

Voltage

IOHHigh-LevelOutputDependonVnandRn

Current

lotLow-LevelOutputVHO.4V36mA

Current

IntLow-LevelOutputVW.O.3V48mA

Current

所有在GTL信號(hào)電平上運(yùn)行的器件也能在GTL+信號(hào)電平上運(yùn)行，反之亦然。由于GTL+有

更高的噪聲容限，與GTL相比，GTL+成為首選信號(hào)電平。在特殊的抗噪聲應(yīng)用中，除0.8V

或的規(guī)范值外，兩種原則口勺還可調(diào)整為其他值，從而使高電平狀態(tài)下與低電平狀

1.0VKtr

態(tài)下的噪聲容限均衡并最大化。

5.3.3互連拓?fù)?/p>

錯(cuò)誤!未找到引用源。是一種點(diǎn)到點(diǎn)H勺GTL拓?fù)溥B接圖，錯(cuò)誤!未找到引用源。是一種

點(diǎn)到點(diǎn)的GTL+拓?fù)溥B接圖，兩者的區(qū)別在于VTT和VREF不一樣樣，在驅(qū)動(dòng)端和接受端的上

拉電阻RTT對(duì)傳播線進(jìn)行雙向并聯(lián)端接，雖然是雙向信號(hào)傳播，在兩端也都沒有反射，保證

了信號(hào)的完整性，使GTL邏輯門能應(yīng)用在超過(guò)100MHz下"勺高速連接中，驅(qū)動(dòng)端的上拉電阻

RTT尚有在驅(qū)動(dòng)管關(guān)斷時(shí)，通過(guò)VTT提供高電平輸出H勺作用（類似OC、OD門）。

圖1GTL邏輯門電路點(diǎn)到點(diǎn)的拓?fù)溥B接

VT-=15VVTT=I5V

Q

50

圖2GTL+邏輯門電路點(diǎn)到點(diǎn)的拓?fù)溥B接

從錯(cuò)誤!未找到引用源。和錯(cuò)誤!未找到引用源。中可以看出，接受端的匹配電阻也是

上拉到VTTH勺，屬于非對(duì)稱直流偏置，當(dāng)驅(qū)動(dòng)器輸出高電平時(shí)，驅(qū)動(dòng)管關(guān)閉，驅(qū)動(dòng)器通過(guò)上

拉電阻由電源VTT輸出高電平，理論上高電平值靠近VTT,高電平驅(qū)動(dòng)電流也很小，不過(guò)CTI.

在高速工作時(shí)，由于傳播線路上的容性負(fù)載，尤其是驅(qū)動(dòng)多負(fù)載時(shí)分支的存在導(dǎo)致阻抗不持

續(xù)，產(chǎn)生反射，高電平值會(huì)下降，嚴(yán)重時(shí)會(huì)使高電平噪聲容限不夠，因此GTL在多負(fù)載應(yīng)用

時(shí)，要小心設(shè)計(jì)拓?fù)錁?gòu)造和匹配電阻值，匹配電阻不能簡(jiǎn)樸的定為50歐姆，由于傳播線上

容性分布負(fù)載的存在會(huì)導(dǎo)致等效特性阻抗減少，電阻值的變化，同步會(huì)影響驅(qū)動(dòng)電流的大小,

提議通過(guò)仿真來(lái)驗(yàn)證、優(yōu)化。

當(dāng)驅(qū)動(dòng)器輸出低電平時(shí)，驅(qū)動(dòng)管打開，為了將輸出拉低，GTL/GTL+規(guī)定驅(qū)動(dòng)器有較大的

灌電流能力，尤其是GTL+,達(dá)48mA,假如上拉電阻值低于50歐姆，灌電流還會(huì)增大，因此

在變化上拉匹配電阻滿足信號(hào)完整性的時(shí)候，還要注意與否滿足驅(qū)動(dòng)器的灌電流規(guī)定。

5.4SSTL

SSTIAStubSeriesTerminatedLogic）是由JEDEC（JointElectronDeviceEngineering

Council,屬于電子工業(yè)協(xié)會(huì)EIA）在1997年正式制定的一種電路邏輯原則，重要應(yīng)用于SRAM、

DDRSDRAM等高速存儲(chǔ)器件。

5.4.1特性

SSTL包括SSTL_3、SSTL_2和SSTL_18三個(gè)原則,分別針對(duì)3.3V、2.5V和1.8V三種電

壓環(huán)境。重要性能參數(shù)如錯(cuò)誤!未找到引用源。：

表6SSTL重要性能參數(shù)

%電平V肝v(?VetV|HV.t傳播帶寬

SSTL_3V?F+0.2VV^-0.2V

3.3V0.5XVcc+0.6VVRff-0,6V

SSTL_2-IVREF+0.15VVHP-0.15V

2.5V0.5XVcr%+0.61VVHKK-0.61V167MHz

SSTL_2-IIVREF+O.15VV國(guó)-0.15V

2.5V0.5XVa￥?+0.8V%-0.8V167MHz

SSTL_18VREF40.125VVKF-0.125V

1.8V0.5XV,,\+0.8VVRff-0.8V333MHz

5.4.2兼容電平（端接方式）

SSTL定義了滿足不一樣應(yīng)用環(huán)境的最低輸出特性。SSTL_3輸出緩沖分為SSTL_3-1和

SSTL_3-II兩類。

5.4.2.1SSTL_3-I輸出緩沖端接方式

如錯(cuò)誤!未找到引用源。，對(duì)平衡式并聯(lián)端接負(fù)載，SSTL3-1的輸出緩沖是串阻上拉輸

出緩沖，驅(qū)動(dòng)端需串接2EQ電阻，接受端井聯(lián)50。電住來(lái)平衡傳播線阻抗。

V=045*VV

F—GDDQ

VVDDQA

DDQ/

VV

*REF—0?45和必RT-50Q\

/

Device

Under—VA-50Q

TestRS=25Q

CL0AD=30pF

45利0兇

VSS

圖3SSTL_3-I輸出緩沖端接方式

布局布線規(guī)定：

(1)串聯(lián)電阻(RS)緊靠源端；

(2)并聯(lián)電阻(RT)放在接受端，布線時(shí)最佳口勺連接次序是先到接受端再到并聯(lián)端接;

(3)嚴(yán)格控制阻抗，保證阻抗口勺持續(xù)。

5.4.2.2SSTL_3-II輸出緩沖端接方式

如錯(cuò)誤!未找到引用源。是對(duì)于平衡式雙并聯(lián)端接負(fù)載，SSTL_3-II的輸出端接方式,

驅(qū)動(dòng)端串接25Q電阻，并聯(lián)5()。電阻，接受端并聯(lián)50。電阻。

圖4SSTL_3-II輸出緩沖端接方式

布局布線規(guī)定:

（1）串聯(lián)電阻（RS）緊靠源端，源端日勺并聯(lián)電阻（RT1）緊靠串聯(lián)電阻（RS）,在并聯(lián)電阻（RT1）

形成的Istub要不不小于lOOmil；

（2）接受端并聯(lián)電阻（RT2）和電容（CLOAD）放在接受端，布線時(shí)最佳H勺連接次序是先到接

受端再到并聯(lián)端接；

（3）嚴(yán)格控制阻抗，保證粗抗的持續(xù)。

5.4.2.3SSTL_2-I輸出緩沖端接方式

如錯(cuò)誤!未找到引用源。，對(duì)于平衡式單個(gè)并聯(lián)端接負(fù)載的，SSTL_2TH勺輸出緩沖是串

阻上拉輸出緩沖，物動(dòng)端需用接25Q電阻，接受端并聯(lián)50。電阻來(lái)平衡傳播線阻抗。

圖5SSTL_2-I輸出緩沖端接方式

布局布線規(guī)定請(qǐng)參照SSTL3-1的布局布線規(guī)定。

5.4.2.4SSTL_2-II輸出緩沖端接方式

如錯(cuò)誤!未找到引用源。是對(duì)于平衡式雙并聯(lián)端接負(fù)載，SSTL2-11的輸出端接方式,

驅(qū)動(dòng)端串接25Q電阻，并聯(lián)50Q電阻，接受端并聯(lián)50。電阻。

圖6SSTL_2-II輸出緩沖端接方式

布局布線規(guī)定請(qǐng)參照SSTL_3-II的布局布線規(guī)定。

5.4.2.5SSTLJ8輸出緩沖端接方式

如錯(cuò)誤!未找到引用源。是對(duì)于平衡式雙并聯(lián)端接負(fù)載，SSTL_18的輸出端接方式，驅(qū)

動(dòng)端串接20Q電阻，并聯(lián)50Q電阻，接受端并聯(lián)50。電阻。

圖7SSTL_18輸出緩沖端接方式

布局布線規(guī)定請(qǐng)參照SSTL_3TlH勺布局布線規(guī)定。

5.5HSTL

HSTL(HighSpeedTransceiverLogic)是由JEDEC在1995年正式制定H勺一種電路邏

輯原則，歪要應(yīng)用于時(shí)鐘驅(qū)動(dòng)器件、SRAM、DDRSRAM等高速器件。

5.5.1特性

HSTL定義了單端輸入信號(hào)原則、差分輸入信號(hào)原則和輸出緩沖原則。

HSTL單端輸入信號(hào)指的是信號(hào)單端發(fā)送、差分接受的一種信號(hào)傳播方式。差分接受器

的兩個(gè)輸入端，一種接受信號(hào)，另一種提供參照電平VREF。VREF是用來(lái)設(shè)置接受器的門限

電壓，其大小一般為單端驅(qū)動(dòng)器輸出電壓VDDQ的l/2o

HSTL差分輸入信號(hào)原則規(guī)定，信號(hào)擺幅20%到80%的邊緣變化率不不小于或等于

IV/nso

根據(jù)輸出緩沖特性的不一樣,HSTL輸出緩沖原則分HSTLT、HSTL-II、HSTL-III、HSTL-IV

四種類型,重要性能參數(shù)如錯(cuò)誤!未找到引用源。：

表7HSTL重要性能參數(shù)

Va電平%V.HIV<cV,HVn.傳播帶寬

：MT

HSTL_I/IT1.5V0.5XVaV.x-0.4V0.4VV+0.1VKlF-0.1600MHz

HSTL_ITI/TV1.5V0.9VVcc-0.4V0.4VVm：r+0.1Vnir-0.1600MHz

5.5.2兼容電平（端接方式）

HSTL輸出緩沖分為HSTL-I、HSTLTI、HSTLTII、HSTLTV四種類型，需要各自對(duì)應(yīng)的

端接方式。

5.5.2.1HSTL-I輸出緩沖端接方式

HSTLT有兩種端接方式：無(wú)端接負(fù)載方式和對(duì)稱并賽端接負(fù)載方式。如錯(cuò)誤!未找到引

用源。和錯(cuò)誤!未找到引用源。。

HSTL-I使用50。電阻來(lái)平衡傳播線阻抗，同步也需要一種外部日勺VTT來(lái)提供上拉電壓。

圖8SSTL-I輸出緩沖端接方式-無(wú)端接負(fù)載方式

圖9SSTL-I輸出緩沖端接方式-對(duì)稱并聯(lián)端接負(fù)載方式

布局布線規(guī)定：

并聯(lián)電阻(RT)放在接受端，布線時(shí)最佳的連接次序是先到接受端再到并聯(lián)端接。

5.5.2.2HSTLCLASSII輸出緩沖端接方式

IISTLCLASSII輸出緩沖端接方式,如圖10和圖11所示。

圖10HSTLCLASSII輸出緩沖端接方式

布局布線規(guī)定:

串聯(lián)電阻(RS)緊靠源端。

%才颯/2

圖11HSTLCLASSII輸出緩沖端接方式

布局布線規(guī)定：

并聯(lián)電阻（RT1）和并聯(lián)電阻（RT2）應(yīng)分別放在整個(gè)鏈路日勺兩端，布線時(shí)最佳的連接次

序是并聯(lián)端接（RT2）一驅(qū)動(dòng)器一接受器一并聯(lián)端接（RT1）。

5.5.2.3HSTLCLASSI11輸出緩沖端接方式

HSTLCLASSIII和HSTLCLASSII輸出緩沖端接方式,如圖12和圖13所示。

DDQ

V

『DM)DDQ

v

REF0.9VRT二50Q

Device-

Under50Q

Test

yKr.ro.9v

圖12HSTLCLASSII輸出緩沖瑞接萬(wàn)式

布局布線規(guī)定請(qǐng)參照SSTLT的布局布線規(guī)定。

5.5.2.4HSTLCLASSIV輸出緩沖端接方式

V

V0.9VRT1=5OQ

Device

Under

Test

圖13HSTLCLASSII輸出緩沖端接方式

布局布線規(guī)定請(qǐng)參照HSTLCLASSII日勺布局布線規(guī)定。

5.6LVDS

LVDS（LowVoltageEiffcrcntialSignaling）是低搜幅、差動(dòng)信號(hào)技術(shù)，容許將單個(gè)

數(shù)據(jù)以百或者千Mbps傳播。這種低擺幅和電流驅(qū)動(dòng)輸出產(chǎn)生噪聲小，功耗低。大多數(shù)LVDS

器件是驅(qū)動(dòng)器和接受器，可以傳播高速數(shù)據(jù)達(dá)10mII勺距離。

對(duì)于板內(nèi)日勺差分連接，大多數(shù)都是LVDS電平。也許是光模塊和芯片之間互連、芯片與

芯片之間互連,對(duì)于傳播信號(hào)來(lái)說(shuō),多是155MHz、622MHz,對(duì)于基帶信號(hào)來(lái)說(shuō),多是6L44M

及其多倍頻。

5.6.1LVDS參數(shù)

ANSI/TIA/EIA-644(LVDS)原則規(guī)定的LVDS參數(shù)請(qǐng)見錯(cuò)誤!未找到引用源