目錄1．MOSFET器件尺寸縮小帶來的挑戰(zhàn)2.6.9現(xiàn)代IC中的先進MOSFET結(jié)構(gòu)2．淺槽隔離3．輕摻雜漏區(qū)與側(cè)墻4．自對準多晶柵技術(shù)與自對準金屬硅化物柵5．應變硅溝道和提升源漏結(jié)構(gòu)6．高k柵介質(zhì)與金屬柵7．SOI結(jié)構(gòu)8．FinFET及其改進結(jié)構(gòu)5．應變硅溝道和提升源漏結(jié)構(gòu)

工藝節(jié)點發(fā)展到90納米階段后，隨著器件尺寸進一步縮小，導致源漏的結(jié)深隨之減小，源漏摻雜區(qū)的厚度已經(jīng)不能滿足形成Salicide電極的最小厚度要求。需要抬高重摻雜源漏區(qū)厚度

。(1)提升源漏結(jié)構(gòu)的需求5．應變硅溝道和提升源漏結(jié)構(gòu)

目前采用的方法是采用外延生長技術(shù)，在源漏形成應變材料，例如SiGe，構(gòu)成抬高重摻雜源漏區(qū)厚度的結(jié)構(gòu)RSD（RaisedSourceandDrain）。

由于源漏區(qū)材料晶格常數(shù)與硅不同，使溝道發(fā)生應變。

根據(jù)固體物理理論，溝道發(fā)生應變后將提高溝道載流子遷移率，進而改善器件特性。(2)提升源漏結(jié)構(gòu)RSD6．高k柵介質(zhì)與金屬柵

傳統(tǒng)MOS集成電路柵介質(zhì)一直采用SiO2。

隨著MOS器件尺寸的縮小，到45nm工藝節(jié)點，柵氧化層厚度隨之減小到2nm，下述問題嚴重制約了柵氧化層尺寸的進一步縮小

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隧穿導致的泄漏電流過大；

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氧化工藝很難控制極薄柵氧化層中的缺陷。(1)SiO2柵介質(zhì)與高k柵介質(zhì)(1)SiO2柵介質(zhì)與高k柵介質(zhì)

現(xiàn)代MOS集成電路中廣泛采用一種具有高介電常數(shù)的材料替代SiO2作為柵介質(zhì)，這種材料稱為高k介質(zhì)。

采用高k介質(zhì)材料作為柵介質(zhì)，就可以在保持柵電容值相同的情況下使柵介質(zhì)層具有較厚的物理層厚度，因而可以減小介質(zhì)中的電場以及和缺陷有關(guān)的工藝技術(shù)問題。6．高k柵介質(zhì)與金屬柵

采用EOT（EquivalentOxideThickness）可以定量表征高k介質(zhì)的作用。

就對應的柵電容而言，實際厚度為d的柵介質(zhì)可以等效為厚度等于EOT的柵氧化層的作用。

即EOT＝柵介質(zhì)實際厚度×[K(SiO2)/K(高k介質(zhì))]

式中K(SiO2)和K(高k介質(zhì))分別是SiO2和高k介質(zhì)的介電常數(shù)。(2)等效氧化層厚度EOT6．高k柵介質(zhì)與金屬柵EOT＝柵介質(zhì)實際厚度×[K(SiO2)/K(高k介質(zhì))]

正在研究的可選材料有：Al2O3、HfO2、TiO2等。

除了TiO2以外，這些材料的介電常數(shù)在9～30范圍，TiO2的介電常數(shù)甚至大于80。

由于二氧化硅的介電常數(shù)K(SiO2)＝3.9，因此，只需將高k柵介質(zhì)的厚度控制到10nm左右，就可以很容易地將等效柵氧化層厚度EOT做到1nm以下，可以改善柵極漏電流問題。(2)等效氧化層厚度EOT6．高k柵介質(zhì)與金屬柵

采用高k介質(zhì)介質(zhì)材料作為柵介質(zhì)帶來的問題：

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與多晶硅界面形成界面缺陷造成閾值電壓漂移

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多晶硅柵耗盡效應等

采用金屬柵MG（MetalGate）取代多晶硅柵電極可以較好地解決這些問題。(3)金屬柵MG6．高k